LTE技術憑借OFDM[1]和MIMO[2]等諸多先進技術在無線通信中取得領先優(yōu)勢。在LTE發(fā)展中，TD-LTE在繼承了LTE先進技術的基礎上實現(xiàn)了數(shù)據(jù)的高速傳輸和系統(tǒng)吞吐量的提高等，其在減少系統(tǒng)時延的前提下使上行速率達到了50 Mb/s。但是與先進國家相比，國內的TD-LTE還處于未成熟的起步階段[3]，很大一部分原因是在國內還沒有一套針對TD-LTE終端和網絡端射頻一致性的硬件測試平臺。
    TD-LTE系統(tǒng)對通信同步性要求非常嚴格，一旦同步性問題發(fā)生，整個系統(tǒng)就會崩潰。所以同步性問題是TD-LTE發(fā)展的關鍵。關于同步性問題的解決方法的文獻有很多，但大多都僅限于自相關同步法[4]、互相關同步法[5]和混合同步法[6]等算法解決方案，本文就不再詳述，轉而根據(jù)嵌入式系統(tǒng)實時性高和控制能力強等優(yōu)點，提出了通過ARM、DSP、FPGA等處理器協(xié)調工作由ARM處理器的GPMC[7]實現(xiàn)TD-LTE系統(tǒng)實時性校正的方法。該方法復雜度很低，穩(wěn)定性很高，非常適合在基于ARM、DSP、FPGA多核架構的系統(tǒng)中應用,對該方法進行仿真和分析并在TD-LTE射頻儀表硬件平臺中反復進行測試，實驗結果驗證了該方法的有效性。
1 TD-LTE射頻一致性測試儀表系統(tǒng)簡介
    TD-LTE射頻一致性測試儀表主要是針對LTE終端和網絡端的射頻測試方法，通過硬件方面的射頻開關設備和軟件方面的完整測試軟件實現(xiàn)TD-LTE和TD-SCDMA互操作條件下的射頻測試功能。TD-LTE射頻一致性測試儀表硬件平臺整體架構如圖1所示。

    圖中ARM+DSP雙核架構中ARM芯片具有豐富的應用模塊與接口，功能上負責為射頻一致性測試儀表搭建硬件平臺以及實現(xiàn)MAC[8]層之上的協(xié)議棧各層任務，與DSP芯片進行數(shù)據(jù)交互的方式為雙端口RAM(簡稱DP-RAM)。各射頻測試功能模塊與FPGA芯片相連。文中所介紹的實現(xiàn)幀號與子幀號同步校正的模塊GPMC正是基于圖中的ARM+DSP芯片。在ARM+DSP異構雙核系統(tǒng)[9]中ARM 核為主處理器，DSP核為輔處理器，主處理器負責輔處理器的電源域控制、復位控制以及入口點的設置等。處理器間通過郵箱中斷或硬件自旋鎖實現(xiàn)通信。
    GPMC是基于雙核處理器芯片的可控制多種存儲設備的通用存儲控制器,對于存儲設備，GPMC通過靈活的可編程模式特點配置產生相應的控制時序,不但為TD-LTE射頻一致性測試儀表系統(tǒng)的存儲設備提供較多的類型選擇而且是實現(xiàn)TD-LTE幀號與子幀號等同步校正的硬件基礎。
    GPMC模塊在結構上包括6部分： 互聯(lián)總線接口、 地址譯碼器、GPMC編譯器、片選配置器、 訪問引擎、緩存、錯誤校正引擎及外部設備接口。對于整個硬件平臺，GPMC模塊提供總大小為512 MB的連續(xù)地址空間，但是ARM處理器和DSP處理器由于采用不同的MMU對內存地址進行相應的映射，相對于兩處理器的地址范圍可能不同。此512 MB地址空間可被分為8個獨立的片選，每個片選有獨立的起始地址與片選大小，但是每個片選大小必須大于16 MB且小于256 MB。
    在TD-LTE射頻一致性測試儀表系統(tǒng)中，幀號與子幀號的同步性會隨機地發(fā)生錯誤，造成系統(tǒng)參數(shù)異步以至系統(tǒng)崩潰，極大地影響了TD-LTE通信系統(tǒng)的穩(wěn)定性，所以本論文通過嵌入式系統(tǒng)獨立地對TD-LTE的通信同步性進行校正。在測試儀表系統(tǒng)中，由于GPMC片選0已被選作NAND Flash作為啟動代碼和應用程序存儲設備，所以選擇片選1作為DP-RAM。
2 原語與幀同步
    LTE項目是第三代移動通信技術的演進，繼承并增強了第三代移動通信的空中接入技術。LTE具備兩種雙工模式：時分雙工TDD(Time Division Duplexing)和頻分雙工。但是由于時分雙工具有諸如更好地利用頻分雙工無法利用到的零碎的頻段，提高了頻譜利用率。TDD用時間來分離接收和發(fā)送信道。TDD的幀結構如圖2所示,由圖可知TDD幀結構的一個無線幀分為兩個長度為5 ms的半幀，每個半幀由5個長度為1 ms的子幀組成,包括4個普通子幀和1個特殊子幀。普通子幀由兩個0.5 ms時隙構成,特殊子幀由3個特殊時隙UpPTS、GP和DwPTS組成：GP是TDD上下行轉換的保護間隔，UpPTS用于上行信號的發(fā)送，DwPTS用于下行信號的發(fā)送。

    TDD模式有一個劣勢就是對于通信時間的要求方面非常嚴格，但通過引入嵌入式實時系統(tǒng)能很好地解決此問題。由于該測試儀的實現(xiàn)是基于LTE的TDD模式，協(xié)議標準的各個層都需要基于LTE的幀號和子幀號來開展工作，所以協(xié)議棧須與其他層保持實時同步，即同時處于同一個幀的同一個子幀上。
　在TD-LTE射頻一致性測試儀表系統(tǒng)幀號與子幀號的同步校正中，采用嵌入式系統(tǒng)處理方式。在傳統(tǒng)模式中，由FPGA芯片每1 ms通過GPIO提供一個脈沖給ARM和DSP芯片，ARM和DSP處理器接收到此脈沖后便產生一個IRQ中斷，ARM處理器通過此中斷對子幀號和幀號進行計數(shù)統(tǒng)計，每次統(tǒng)計后向各自處理器代碼執(zhí)行區(qū)(DDR2)寫入更新后的幀號與子幀號以供物理層和協(xié)議棧讀取，但由于ARM和DSP處理器間的中斷處理機制不同以及不可避免的硬件原因等，兩者之間的幀和子幀會隨機地出現(xiàn)不同的情況，造成系統(tǒng)的非同步性錯誤，雖然概率不大，但一旦發(fā)生就會造成整個系統(tǒng)癱瘓。對此，通過異構多核嵌入式系統(tǒng)由共享存儲區(qū)實現(xiàn)同步校正。
    原語交互時需要確保配送的原語能完好無損地傳送給接收方，故本次配送的原語不能被下次配送的原語破壞。為了方便原語解析，在原語交互時應該對原語的類型進行分類，即將數(shù)據(jù)原語與控制原語分開發(fā)送。所以在射頻一致性測試儀表測試系統(tǒng)中把用于共享存儲區(qū)的DP-RAM分為8個區(qū)，其中讀寫各4個區(qū)，讀寫4個區(qū)中有兩個分區(qū)分別為數(shù)據(jù)原語和控制原語區(qū)，在數(shù)據(jù)原語或控制原語的兩個區(qū)之間通過乒乓機制實現(xiàn)數(shù)據(jù)高效率讀寫。在實現(xiàn)數(shù)據(jù)和控制原語分開處理的功能時，通過設置相應功能的標志位來實現(xiàn)， 例如read_style_flag1和sread_tyle_flag2分別為讀原語數(shù)據(jù)時的數(shù)據(jù)原語區(qū)和控制原語區(qū)標志位，read_flag5和write_flag6分別為原語數(shù)據(jù)的讀和寫標志位，在實現(xiàn)乒乓機制時通過設置E_flag7與O_flag8實現(xiàn)對兩個相同性質的RAM區(qū)讀寫數(shù)據(jù)，這兩個標志位分別決定即將讀寫的DP-RAM乒乓塊，其中E_flag7為偶次讀寫標志位。
    根據(jù)以上機制在處理協(xié)議棧到物理層之間的原語發(fā)送或接受時的具體過程如下：首先發(fā)送端若是發(fā)送數(shù)據(jù)原語,先把write_style_flag6與write_style_flag4置位以通知接收方所發(fā)原語為數(shù)據(jù)原語類型，當發(fā)送原語為偶數(shù)次時把o_flag7置位，奇數(shù)次時把j_flag8置位，以決定乒乓機制中對RAM塊的讀寫選擇，在發(fā)送原語數(shù)據(jù)結束后通過向DP-RAM特定的地址寫數(shù)據(jù)觸發(fā)中斷，接收方響應中斷，此時，先判斷flag3和flag4以判斷發(fā)送方所發(fā)生的原語類型，判斷原語類型后根據(jù)乒乓機制便可從相應的RAM塊中讀取原語后再清除中斷，至此發(fā)送端到接收端的原語交互結束。
    測試儀之前幀號與子幀號是通過FPGA芯片分別給ARM處理器和DSP發(fā)送子幀中斷。ARM端與DSP端中斷處理函數(shù)中對幀號和子幀號進行統(tǒng)計計數(shù)，統(tǒng)計后的數(shù)據(jù)寫往各自對應的DDR2代碼區(qū)由物理層或協(xié)議棧讀取。針對由各種原因引起的協(xié)議棧與物理層之間非同步性造成的問題，結合TD-LTE射頻一致性測試儀表硬件平臺特點，采用由FPGA給ARM處理器和DSP處理器分別發(fā)送子幀中斷以對幀號和子幀號統(tǒng)計計數(shù)，然后由ARM處理器對幀號和子幀號進行校正的方案。該方案中DSP端在與協(xié)議棧協(xié)商后把其統(tǒng)計的幀信息寫入到DP-RAM，由于在所有的幀中，子幀號1是沒有分配特殊任務的，所以每一個幀的第1號子幀系統(tǒng)都由ARM處理器通過GPMC控制的DP-RAM讀取之前DSP統(tǒng)計的幀信息以校正幀號和子幀號，所以在協(xié)議棧校正幀號與子幀號前DSP處理器必須把物理層的幀信息寫入DP-RA。其整體過程如圖3所示。

3 測試結果及分析
    由于協(xié)議棧與物理層兩端幀信息是由其對應的ARM和DSP處理器所得，所以其同步信息可由ARM與DSP兩端的子幀中斷處理波形圖(如圖4)所驗證。
    圖中通道0兩個脈沖的間隔為1 ms,與FPGA發(fā)送子幀脈沖的時間是一致的，波形表示DSP端接收到的FPGA發(fā)送的子幀脈沖后產生子幀中斷，每次產生中斷后電平拉高后馬上拉低，在中斷中對子幀號和幀號進行統(tǒng)計計數(shù)。通道1波形圖中有脈沖和矩形波，脈沖是ARM端接收到FPGA發(fā)送的子幀脈沖后產生子幀中斷(同理DSP端)所致，矩形波為協(xié)議棧在所對應的子幀中處理信息所致。由圖可知，通道0和通道1的脈沖是上下一致的，則DSP和ARM端子幀號與幀號的子幀中斷處理是同步的，所以幀號與子幀號同步。

    本文根據(jù)TD-LTE系統(tǒng)的需求和射頻一致性測試儀表硬件平臺特點，通過基于ARM+FPGA+DSP的嵌入式系統(tǒng)解決了原語數(shù)據(jù)實時交互和幀號、子幀號同步性問題，在TD-LTE系統(tǒng)中物理層與協(xié)議棧間的同步性解決方案中有較大參考價值。以上設計過程均已實現(xiàn)為程序代碼并在Code Composer Studio 5.2中經過編譯調試和測試板驗證，所得結果均與理論值一致。本方法在較大地提高了TD-LTE系統(tǒng)通信的穩(wěn)定性前提下滿足了 TD-LTE射頻一致性測試儀表的系統(tǒng)需求并應用在其中。
參考文獻
[1] JONG-MON C, JONNHYUNG K, DONGHYUK H. Multihop hybrid virtual MIMO scheme for wireless sensor networks[J]. IEEE Ttansaction on Vehicular Technology,2012,60(9):4069-4078.
[2] 王慶,葛林東,鞏克現(xiàn). 一種基于自相關矩陣的OFDM信號同步參數(shù)盲估計算法[J].電子與信息學報,2008,30(2)：383-387.
[3] 候彥莊. 嵌入式操作系統(tǒng)在TD-LTE綜測儀中的應用與研究[D].重慶:重慶郵電大學，2013.
[4] 曹旸.MIMO-OFDM系統(tǒng)的頻域移位自相關同步與LDPC新參數(shù)解碼[D].北京：清華大學，2005.
[5] 宋詩琴，吳毅凌，趙輝，等. 一種基于互相關和自相關級聯(lián)的幀同步方法[P]. 中國：201210102106，2012.08.15.
[6] 3GPP, R1-061682, Hybrid method of SCH symbol timing detection for E-UTRA cell search[S].
[7] KABIR M H, KIM H W, YANG S H. The development of a modular type platform for home network service[J].Informatics, Electronics & Vision (ICIEV), 2012 International Conference on. 2012(3):582-587.
[8] YANG O, HEINZELMAN W. Modeling and performance analysis for duty-Cycled MAC protocols with applications  to S-MAC and X-MAC[J]. IEEE Ttansaction on Mobile Computing, 2012,11(6):905-921.
[9] 蔣建春,曾索華，岑明.一種基于異構雙處理器嵌入式操作系統(tǒng)架構[J].計算機應用.2008,28(10):2686-2689.