本文以實(shí)踐為基礎(chǔ)，對 DSP和 FPGA 技術(shù)進(jìn)行了簡要回顧，并詳細(xì)比較了這兩種架構(gòu)在 FIR 濾波器應(yīng)用中的優(yōu)劣。

DSP 對電子系統(tǒng)設(shè)計來說非常重要，因?yàn)樗鼈兡軌蜓杆贉y量、過濾或壓縮即時模擬信號。這樣有助于實(shí)現(xiàn)數(shù)字電路和模擬電路之間的通信。但隨著電子系統(tǒng)進(jìn)一步精細(xì) 化，需要處理多種模擬信號源，迫使工程師不得不做出艱難決策。是使用多個 DSP 并將其功能與系統(tǒng)的其余部分同步更具優(yōu)勢？還是采用一個能夠處理多項(xiàng)功能的高性能 DSP 并配套精細(xì)的軟件更具優(yōu)勢？

由于當(dāng)今的系統(tǒng)非常復(fù)雜，在許多情況下單個 DSP 實(shí)現(xiàn)方案根本沒有足夠的處理能力。同時，系統(tǒng)架構(gòu)也不能滿足多芯片系統(tǒng)帶來的成本、復(fù)雜性和功耗要求。

FPGA 已成為需要高性能 DSP 功能的系統(tǒng)的理想選擇。事實(shí)上，與單獨(dú)的數(shù)字信號處理器相比，F(xiàn)PGA 技術(shù)能夠?yàn)楦唠y度的 DSP 問題提供大為簡化的解決方案。要明白其中的緣由，需要回顧一下 DSP 的肇始和發(fā)展。

用于實(shí)現(xiàn)專門目的的微處理器
在過去二十年里，傳統(tǒng)的 DSP 架構(gòu)一直在竭盡全力跟上不斷提高的性能需求步伐。但隨著視頻系統(tǒng)大踏步地邁進(jìn)高清和 3D 時代，通信系統(tǒng)為實(shí)現(xiàn)更高帶寬已將現(xiàn)有技術(shù)發(fā)揮到極致，設(shè)計人員需要替代性實(shí)現(xiàn)策略。常用于實(shí)現(xiàn)數(shù)字信號處理算法的硬件不外乎如下三類基本器件之一：微處 理器、邏輯和存儲器。部分設(shè)計還需要額外的硬件來實(shí)現(xiàn)模數(shù) (A/D) 和數(shù)模 (D/A) 轉(zhuǎn)換以及高速數(shù)字接口。

傳統(tǒng)的數(shù)字信號處理器是設(shè)計用于實(shí)現(xiàn)專門目的的微處理器，非常適合算法密集的任務(wù)，但性能受時鐘速率及其內(nèi)部設(shè)計的有序性的限制，從而限制了它們對 輸入的數(shù)據(jù)采樣每秒最多執(zhí)行的運(yùn)算次數(shù)。一般來說，算術(shù)邏輯單元 (ALU) 運(yùn)算一次需要三或四個時鐘周期。多核架構(gòu)可以提升性能，但提升的幅度仍有限。因此，采用傳統(tǒng)的信號處理器設(shè)計必須將架構(gòu)元件重復(fù)用于算法實(shí)現(xiàn)。對每次執(zhí)行 的加、乘、減或其它任何基本運(yùn)算，每次運(yùn)算都必須循環(huán)通過 ALU，不管是內(nèi)部還是外部反饋。

但令人遺憾的是，在處理當(dāng)今眾多的高性能應(yīng)用時，這種傳統(tǒng)的 DSP 難以滿足系統(tǒng)的要求。為此在過去已經(jīng)提出過多種解決方案，其中包括在一個器件中使用多個ALU，或在一個開發(fā)板上布置多個 DSP 器件。但是，這些方案往往會造成成本大幅上升，同時把問題直接推向另一個領(lǐng)域。例如，用多個器件提高性能遵循指數(shù)曲線。要讓性能提高一倍，需要兩個器件。 再提高一倍，則需要四個器件，依此類推。另外，編程人員的工作重點(diǎn)也從注重信號處理功能轉(zhuǎn)為多個處理器與內(nèi)核之間的任務(wù)調(diào)度。這樣會產(chǎn)生大量額外的代碼， 而且這些代碼會成為系統(tǒng)開銷，而非用于解決眼前的數(shù)字信號處理問題。

FPGA 技術(shù)的引入是解決 DSP 實(shí)現(xiàn)方案日益增長的復(fù)雜性的福音。FPGA 最初開發(fā)用于整合和集中分立的存儲器和邏輯，以實(shí)現(xiàn)更高的集成度、更出色的性能以及更高的靈活性。FPGA 技術(shù)已成為當(dāng)今使用的幾乎每一款高性能系統(tǒng)的重要組成部分。與傳統(tǒng)的 DSP 相比，F(xiàn)PGA 是由可配置邏輯塊 (CLB)、存儲器、DSP Slice 及一些其它元件組成的統(tǒng)一陣列所構(gòu)成的巨大并行結(jié)構(gòu)。它們既可以使用VHDL 和 Verilog 等高級描述語言進(jìn)行編程，也可以在方框圖中用系統(tǒng)生成器 (System Generator) 編程。FPGA 還提供眾多專用功能和 IP 核，可用于用高度優(yōu)化的方式直接完成實(shí)現(xiàn)方案。

在 FPGA 中完成數(shù)字信號處理的主要優(yōu)勢在于能夠根據(jù)系統(tǒng)要求定制實(shí)現(xiàn)方案。這就意味著對于多通道或高速系統(tǒng)，用戶可以充分利用 FPGA 器件的并行性來最大化性能，而對低速系統(tǒng)，則可以更多采用串行方式完成設(shè)計。這樣，設(shè)計人員就能夠根據(jù)算法和系統(tǒng)的要求來定制實(shí)現(xiàn)方案，不必折衷理想的設(shè) 計來迎合純順序器件的諸多局限。另外超高速 I/O 通過最大限度地提高從采集、處理到最終輸出的數(shù)據(jù)流，可進(jìn)一步降低成本并減少瓶頸問題。

如何比對 FPGA 的，下面以一個同時使用傳統(tǒng) DSP 架構(gòu)和 FPGA 架構(gòu)的 FIR 濾波器實(shí)現(xiàn)方案為例，來說明每種架構(gòu)的優(yōu)劣。

實(shí)例：數(shù)字 FIR 濾波器
有限脈沖響應(yīng) (FIR) 濾波器是使用最廣的數(shù)字信號處理元件之一。設(shè)計人員可用濾波器來改變數(shù)字信號的幅度或頻譜，通常用于隔離或衰減樣本數(shù)據(jù)頻譜中的特定區(qū)域。從這個角度說， 可以把濾波器視為信號的預(yù)處理方式。在典型的濾波器應(yīng)用中，輸入的數(shù)據(jù)樣本通過精心同步的數(shù)學(xué)運(yùn)算與濾波器系數(shù)相結(jié)合，不過這取決于濾波器的類型和實(shí)現(xiàn)策 略，隨后數(shù)據(jù)樣本進(jìn)入下一個處理階段。如果數(shù)據(jù)源和終點(diǎn)都是模擬信號，則數(shù)據(jù)樣本必須首先通過 A/D 轉(zhuǎn)換器，結(jié)果則必須饋通給 D/A 轉(zhuǎn)換器。

最簡單的 FIR 濾波器的構(gòu)造采用一系列延遲元件、乘法器和加法器樹或加法器鏈來實(shí)現(xiàn)。

下面的等式是單通道 FIR 濾波器的數(shù)學(xué)表達(dá)：

該等式中的各項(xiàng)代表著輸入樣本、輸出樣本和系數(shù)。假設(shè) S 為連續(xù)輸入樣本流，Y 為經(jīng)濾波后產(chǎn)生的輸出樣本流，n 和 k 對應(yīng)特定的瞬時時間。則如果要計算時間 n 時的輸出樣本 Y(n)，需要在 N 各時間點(diǎn)的樣本群組，即S(n)、S(n-1)、s(n-2)…s(n-N+1)。N 輸入樣本群組乘以 N系數(shù)，加總后得出最終結(jié)果 Y。

圖 2 是一個簡單的 31 抽頭 FIR 濾波器（長度N=31）的方框圖。

在選擇濾波器的理想長度和系數(shù)值時，有多種設(shè)計工具可供使用。其目的是通過選擇適當(dāng)?shù)膮?shù)來實(shí)現(xiàn)所需的濾波器性能。參數(shù)選擇最常用的設(shè)計工具是 MATLAB®。一旦選定參數(shù)，就可以按照數(shù)學(xué)等式完成實(shí)現(xiàn)。

實(shí)現(xiàn) FIR 濾波器的基本步驟包括：
1. 對輸入的數(shù)據(jù)流采樣

2. 在緩沖區(qū)組織輸入樣本，以便讓每個采集到的樣本與每項(xiàng)濾波器系數(shù)相乘

3. 讓每個數(shù)據(jù)樣本與每項(xiàng)系數(shù)相乘，并累加結(jié)果

4. 輸出濾波結(jié)果。

使用“相乘累加法”在處理器上實(shí)現(xiàn) FIR 濾波器的典型 C 語言程序，如下列代碼所示：
/*
*采集輸入的數(shù)據(jù)樣本
*/
datasample = input();
/*
*將新數(shù)據(jù)樣本導(dǎo)入緩沖器
*/
S[n] = datasample;
/*
*將每個數(shù)據(jù)樣本與每項(xiàng)系數(shù)相乘并累加結(jié)果
*/
y = 0;
for (i = 0; i {
y += k[i] * S[(n + i) %N];
}
n = (n+1) %N;
/*
* 輸出濾波結(jié)果
*/
output(y);

圖 3 所示的實(shí)現(xiàn)方案被稱為相乘累加或 MAC 型實(shí)現(xiàn)方案。這基本上就是用傳統(tǒng)的 DSP 處理器實(shí)現(xiàn)濾波器的方法。采用內(nèi)核時鐘速率為 1.2GHz 的典型 DSP 處理器實(shí)現(xiàn)的 31 抽頭 FIR 濾波器的最高性能約為 9.68 MHz，即最大的輸入數(shù)據(jù)率為 968 Msps。

而 FPGA 提供了許多不同的設(shè)計和優(yōu)化選擇。如果需要高資源效率的設(shè)計，MAC 引擎法相當(dāng)理想。這里還是以31 抽頭濾波器為例來說明濾波器規(guī)范對所需邏輯資源的影響。這種實(shí)現(xiàn)方案的方框圖如圖 4 所示。

這種設(shè)計需要存儲器存儲數(shù)據(jù)和系數(shù)，可以混合采用FPGA 內(nèi)部的 RAM 和 ROM。RAM 用于存儲數(shù)據(jù)樣本，故采用循環(huán)式RAM緩沖器來實(shí)現(xiàn)。字的數(shù)量與濾波器抽頭數(shù)相等，位寬按樣本大小設(shè)置。ROM 用于存儲系數(shù)。在最糟糕的情況下字的數(shù)量與濾波器抽頭的數(shù)量相等，但如果存在對稱，則可以減少字的數(shù)量。位寬必須足以支持最大的系數(shù)。由于數(shù)據(jù)樣本和系數(shù) 數(shù)據(jù)隨每個周期改變，故需要全乘法器。累加器負(fù)責(zé)將產(chǎn)生的結(jié)果累加起來。因?yàn)殡S著濾波器采集數(shù)據(jù)，累加器的輸出會隨每個時鐘周期改變，故需要采集寄存器。 當(dāng)全套 N 樣本完成累加后，輸出寄存器負(fù)責(zé)采集最終結(jié)果。

如果采用 MAC 模式，則 DSP48 非常適用，因?yàn)镈SP48 Slice 內(nèi)含輸入寄存器、輸出寄存器和加法器單元。實(shí)現(xiàn) 31 抽頭 MAC 引擎需要一個 DSP48、一個18 KbBlock RAM 和 9 個邏輯 Slice。另外還需要一些 Slice 用于采樣、系數(shù)地址生成和控制。如果 FPGA 內(nèi)置有 600MHz的時鐘，則在一個 -3 速度等級的賽靈思 7 系列器件中該濾波器能夠以 19.35MHz 的輸入采樣速率運(yùn)行，即1,935Msps。

如果系統(tǒng)規(guī)范要求更高性能的 FIR 濾波器，則可采用并行結(jié)構(gòu)來實(shí)現(xiàn)。圖 5 顯示了 Direct Form Type I 實(shí)現(xiàn)方案的方框圖。

Direct Form I 濾波器能夠在 FPGA 中實(shí)現(xiàn)最高性能的設(shè)計。這種結(jié)構(gòu)通常也稱為收縮型 FIR 濾波器，它采用流水線和加法器鏈讓 DSP48 Slice 發(fā)揮出最高性能。輸入首先饋送到用作數(shù)據(jù)樣本緩沖器的級聯(lián)寄存器。每個寄存器隨后向 DSP48 提供一個樣本，隨即乘以對應(yīng)的系數(shù)。加法器鏈負(fù)責(zé)存儲部分結(jié)果，然后順序相加，得到最終結(jié)果。

這種設(shè)計無需外部邏輯支持濾波器，且該結(jié)構(gòu)可擴(kuò)展用于支持任意數(shù)量的系數(shù)。由于沒有高扇出的輸入信號，故這種結(jié)構(gòu)能夠?qū)崿F(xiàn)最高性能。實(shí)現(xiàn) 31 抽頭 FIR 濾波器僅需要 31 個 DSP48 Slice。如果 FPGA 內(nèi)置有 600MHz 的時鐘，則在一個 -3 速度等級的賽靈思 7 系列器件中該濾波器能夠以 600MHz 的輸入采樣速率運(yùn)行，即 600Msps。

從這個實(shí)例可以清晰地看出 FPGA 不僅在性能上顯著超越了傳統(tǒng)的數(shù)字信號處理器，而且要求的時鐘速率也顯著降低（因此功耗也顯著降低）。

這個實(shí)例只反映出采用 PFGA 實(shí)現(xiàn) FIR 濾波器的部分技巧。為充分利用數(shù)據(jù)采樣率規(guī)范，可對該器件進(jìn)行進(jìn)一步的定制，此時數(shù)據(jù)采樣率可在順序 MAC 運(yùn)算極值和完全并行運(yùn)算極值之間任取。用戶還可考慮在涉及對稱系數(shù)、內(nèi)插、抽取、多通道或多速率的性能和資源利用方面進(jìn)行更多權(quán)衡取舍。賽靈思 CORE Generator™ 或System Generator 實(shí)用工具可幫助用戶充分發(fā)掘這些設(shè)計變量和技巧。

在傳統(tǒng) DSP 和 FPGA 之間決策
傳統(tǒng)數(shù)字處理器已經(jīng)有多年的應(yīng)用歷史，當(dāng)然不乏為特定問題提供最佳解決方案的實(shí)例。如果系統(tǒng)采樣率低于數(shù) KHz 且為單通道設(shè)計，DSP 可能是不二之選。但是，當(dāng)采樣率增加到數(shù) MHz 以上，或者系統(tǒng)要求多通道，F(xiàn)PGA 就越來越具優(yōu)勢。在高數(shù)據(jù)速率條件下，DSP 只能勉為其能地在不造成任何損耗的情況下采集、處理和輸出數(shù)據(jù)。這是因?yàn)樵谔幚砥髦写嬖诖罅抗蚕淼馁Y源、總線，乃至內(nèi)核。而 FPGA 能夠?yàn)槊宽?xiàng)功能提供專門的資源。

DSP 是基于指令而非時鐘的器件。一般來說，對單個樣本上的任何數(shù)學(xué)運(yùn)算需要三條或四條指令。數(shù)據(jù)必須經(jīng)輸入端采集，發(fā)送到處理內(nèi)核，每完成一次運(yùn)算需循環(huán)通過 內(nèi)核，然后發(fā)送到輸出端。相比之下，F(xiàn)PGA 基于時鐘，故每個時鐘周期都有可能在輸入數(shù)據(jù)流上進(jìn)行一次數(shù)學(xué)運(yùn)算。

由于 DSP 的運(yùn)算以指令或代碼為基礎(chǔ)，編程機(jī)制為標(biāo)準(zhǔn)的 C 語言，或者在需要更高性能的情況下，用低級匯編語言。這種代碼可能包含高級決策樹或者分支運(yùn)算，難以在 FPGA 中實(shí)現(xiàn)。例如現(xiàn)存的大量用于執(zhí)行預(yù)設(shè)功能或標(biāo)準(zhǔn)的代碼，比如音頻和語音編解碼器。

FPGA 廠商和第三方合作伙伴已經(jīng)意識到將 FPGA 用于高性能 DSP 系統(tǒng)的優(yōu)勢。如今已有許多 IP 核廣泛應(yīng)用于視頻、圖像處理、通信、汽車、醫(yī)療和軍用等大部分垂直應(yīng)用市場。與把高級系統(tǒng)方框圖映射成為 C 語言代碼的DSP 設(shè)計相比，將高級系統(tǒng)方框圖分解為 FPGA 模塊和 IP核會更加簡便易行。

從 DSP 轉(zhuǎn)向 FPGA
考查一些主要標(biāo)準(zhǔn)有利于在傳統(tǒng) DSP 和 FPGA 之間做出決策（見表 1）。

軟件編程人員的數(shù)量遠(yuǎn)遠(yuǎn)超過硬件設(shè)計人員的數(shù)量，這已是不爭的事實(shí)。DSP 編程人員的數(shù)量與 FPGA 設(shè)計人員的數(shù)量之間的關(guān)系也是如此。不過讓系統(tǒng)架構(gòu)師或者 DSP設(shè)計人員轉(zhuǎn)為使用 FPGA 的難度并不像讓軟件編程人員轉(zhuǎn)為從事硬件設(shè)計那么大。有大量的資源可以顯著簡化 DSP算法開發(fā)和 FPGA 設(shè)計工作。

主要的障礙是轉(zhuǎn)換問題描述和解決的思路，即從基于樣本和事件的方法轉(zhuǎn)向基于時鐘的方法。如果能夠在設(shè)計流程的系統(tǒng)架構(gòu)和定義階段就能夠完成，對這種轉(zhuǎn)換的理解和應(yīng)用就會簡單得多。由彼此隔絕的不同工程師和數(shù)學(xué)專家負(fù)責(zé)
系統(tǒng)架構(gòu)的定義，DSP 算法的開發(fā)和 FPGA 的設(shè)計是司空見慣的事情。當(dāng)然，如果每個成員對其他開發(fā)小組成員面臨
的難題有一定程度的認(rèn)識的話，這個過程會順利得多。

要支持 FPGA 實(shí)現(xiàn)方案，架構(gòu)師不需要高度精通FPGA 設(shè)計。只需要對器件、資源和工具有基本的理解即可。通過提供的多種專題課程，可以快速進(jìn)階。

具體的進(jìn)階方式取決于工程師的背景和專業(yè)知識。具體就 DSP 類課程而言，就有算法開發(fā)課、高效設(shè)計課和System Generator 設(shè)計課。如果用戶期望成為在 FPGA 進(jìn)行 DSP 設(shè)計的高手，Hardent 和其他賽靈思授權(quán)培訓(xùn)合作伙伴提供的三大課程可幫助您快速入門：DSP 入門、使用賽靈思 FPGA 完成 DSP 設(shè)計的必備技巧、使用 SystemGenerator 進(jìn)行 DSP 設(shè)計。

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