摘  要: 采用可以用FPGA實(shí)現(xiàn)的算法進(jìn)行梯度電流預(yù)補(bǔ)償?shù)姆椒ㄟM(jìn)行B0渦流的補(bǔ)償。鑒于FPGA具有高速并行處理和狀態(tài)機(jī)無(wú)限循環(huán)的特點(diǎn)，設(shè)計(jì)了一種從開(kāi)機(jī)到斷電，1 ?滋s計(jì)算一次不間斷的 B0渦流補(bǔ)償的模式。試驗(yàn)證明，該方法通用性好、速度快、體積小、成本低。
關(guān)鍵詞: 核磁共振成像； 渦流補(bǔ)償； FPGA

    渦流的存在將嚴(yán)重影響核磁共振的成像效果，原因是梯度場(chǎng)的變化受渦流的影響非常嚴(yán)重，甚至?xí)霈F(xiàn)畸變。減小渦流影響的途徑有很多種。例如,最初的方法是采用電阻很高的材料來(lái)制造磁體，或者增加一個(gè)輔助梯度線圈，用來(lái)抵消渦流所產(chǎn)生的磁場(chǎng)等。然而，以上途徑需要重新設(shè)計(jì)系統(tǒng)會(huì)使成本大幅增加?，F(xiàn)在實(shí)際應(yīng)用中最常用也最簡(jiǎn)便的方法是采用梯度電流的預(yù)增強(qiáng)補(bǔ)償技術(shù)，即在渦流產(chǎn)生前預(yù)先對(duì)梯度電流進(jìn)行補(bǔ)償，通過(guò)改善梯度電流質(zhì)量來(lái)調(diào)節(jié)梯度場(chǎng)，在這里電流預(yù)補(bǔ)償是通過(guò)B0渦流補(bǔ)償算法來(lái)實(shí)現(xiàn)的，如圖1所示。其中圖1(a)為理論梯度電流，圖1(b)為理論上的梯度電流預(yù)補(bǔ)償效果。
    近年來(lái)隨著數(shù)字電路技術(shù)的發(fā)展，針對(duì)B0渦流補(bǔ)償算法的實(shí)現(xiàn)方法主要分為兩種：多片DSP并行實(shí)現(xiàn)算法和單片F(xiàn)PGA實(shí)現(xiàn)算法。早先的商用核磁共振譜儀采用多片DSP并行處理的方案，雖然DSP在算法實(shí)現(xiàn)上比FPGA相對(duì)容易一些，但是由于DSP為上層處理芯片，且為順序執(zhí)行架構(gòu)，因此存在很多缺點(diǎn)，如設(shè)計(jì)復(fù)雜、成本高、體積大等。雖然采用一片DSP實(shí)現(xiàn)B0渦流補(bǔ)償計(jì)算模塊能簡(jiǎn)化設(shè)計(jì)，但DSP的順序執(zhí)行架構(gòu)使得x、y、z三路補(bǔ)償結(jié)果存在μs級(jí)的誤差，很難達(dá)到同步效果,即使可以進(jìn)行預(yù)同步處理,也不能達(dá)到真正的同步效果。與DSP為主要芯片的方案相比，基于FPGA的B0渦流補(bǔ)償模塊可以提供ns級(jí)的并行誤差、較高的處理速度和設(shè)計(jì)靈活性，從而滿足B0渦流補(bǔ)償高速并行且實(shí)時(shí)性的要求。因此本文設(shè)計(jì)了一種基于FPGA的B0渦流梯度補(bǔ)償原理，通過(guò)VHDL語(yǔ)言完成基于FPGA的B0渦流梯度補(bǔ)償算法，F(xiàn)PGA設(shè)計(jì)平臺(tái)為QuartusII 9.1[1-2]。
1 算法設(shè)計(jì)與實(shí)現(xiàn)
1.1 B0渦流補(bǔ)償算法綜述
    B0渦流補(bǔ)償可分為x、y、z三系渦流補(bǔ)償，在本系統(tǒng)中每個(gè)方向上渦流又有4個(gè)時(shí)間常數(shù)和幅度常數(shù)，而整個(gè)B0渦流的補(bǔ)償需要先把每一個(gè)方向上的4個(gè)時(shí)間和幅度常數(shù)綜合，然后再將綜合后的x、y、z三系補(bǔ)償進(jìn)行綜合，即得到整個(gè)B0場(chǎng)的渦流梯度補(bǔ)償。B0渦流補(bǔ)償算法的結(jié)構(gòu)圖如圖2所示。
 
 
式(12)即為x方向的渦流補(bǔ)償公式，同理可得，y、z方向的渦流補(bǔ)償公式都與式(12)一樣。最后B0渦流補(bǔ)償公式即為3個(gè)公式的綜合。
1.3 算法的FPGA實(shí)現(xiàn)與仿真
    將式(12)用MATLAB進(jìn)行仿真測(cè)試,發(fā)現(xiàn)該算法可以滿足工程需要，完全可以達(dá)到渦流補(bǔ)償所要求的結(jié)果，且能用FPGA實(shí)現(xiàn)。在實(shí)際應(yīng)用中，一旦開(kāi)啟機(jī)器，該模塊就不間斷地進(jìn)行該算法的計(jì)算，以取得需要的結(jié)果，但是系統(tǒng)的主時(shí)鐘頻率為50 MHz，本模塊需要1 μm計(jì)算一次且一直不間斷地進(jìn)行計(jì)算，所以在實(shí)際開(kāi)發(fā)中需要對(duì)該模塊作相應(yīng)的調(diào)整。x、y、z 3個(gè)通道的補(bǔ)償必須同時(shí)進(jìn)行，且同步誤差不能超過(guò)7 ns。而FPGA的并行架構(gòu)正好可以用來(lái)完成3個(gè)通道的同步計(jì)算。
    FPGA實(shí)現(xiàn)了過(guò)去需要若干DSP完成的渦流補(bǔ)償計(jì)算功能，包括梯度波形讀取、增益控制、渦流補(bǔ)償算法、預(yù)增強(qiáng)(Pre-Emphasis)、直流偏置以及并串轉(zhuǎn)換等。FPGA通過(guò)3級(jí)流水完成上述計(jì)算功能：第1級(jí)流水包括梯度波形讀取、增益控制、渦流補(bǔ)償計(jì)算， 最短時(shí)間間隔為1 μs；第2級(jí)流水包括Pre-Emphasis與直流偏置，時(shí)間間隔固定為1 μs；第3級(jí)流水實(shí)現(xiàn)并串轉(zhuǎn)換，時(shí)間間隔也是1 μs。FPGA的渦流補(bǔ)償計(jì)算流程如圖3所示。

    Pre-Emphasis的時(shí)間常數(shù)與幅度常數(shù)均預(yù)存在FPGA的RAM中，x-Offset、y-Offset、z-Offset分別為x、y、z 3路的偏移量，最后輸出的串行數(shù)據(jù)流為20 bit。每一路的Pre-Emphasis均有4個(gè)時(shí)間常數(shù)及其相應(yīng)的幅度常數(shù)，時(shí)間常數(shù)字長(zhǎng)32 bit，幅度常數(shù)字長(zhǎng)16 bit。
2 系統(tǒng)測(cè)試結(jié)果
    該算法經(jīng)設(shè)計(jì)完成后，在蘇州安科醫(yī)療系統(tǒng)有限公司1.5T超導(dǎo)核磁共振8通道譜儀系統(tǒng)上進(jìn)行測(cè)試仿真。圖4是對(duì)整個(gè)B0渦流算法的FPGA程序進(jìn)行仿真后在示波器上顯示的結(jié)果。在該仿真中用了4組時(shí)間常數(shù)及4組幅度常數(shù)，且經(jīng)過(guò)前端放大器進(jìn)行了放大處理，并已經(jīng)接受了來(lái)自DSP傳送的相應(yīng)的梯度數(shù)據(jù)。與圖1(b)理論補(bǔ)償結(jié)果比較,證明該算法完全可以實(shí)現(xiàn)渦流補(bǔ)償?shù)墓δ芮夷苡糜趯?shí)際工程產(chǎn)品中。

    基于FPGA的B0渦流算法補(bǔ)償模塊是在總結(jié)了當(dāng)前常用的渦流補(bǔ)償方法缺點(diǎn)的前提下,并在分析了用FPGA實(shí)現(xiàn)算法的特點(diǎn)的基礎(chǔ)上，提出的一種用FPGA實(shí)現(xiàn)B0渦流補(bǔ)償算法，以便能更快速高效地實(shí)現(xiàn)對(duì)渦流的補(bǔ)償方法。該技術(shù)旨在解決當(dāng)前嚴(yán)重制約超導(dǎo)核磁共振成像系統(tǒng)成像效果的渦流問(wèn)題，在補(bǔ)償效果的條件下，實(shí)現(xiàn)高速補(bǔ)償與經(jīng)濟(jì)耐用相結(jié)合，實(shí)現(xiàn)經(jīng)濟(jì)性、快速性的目標(biāo)，從而有效地減少超導(dǎo)核磁共振成像時(shí)因?yàn)闇u流產(chǎn)生的偽影，提高成像質(zhì)量。
    本文提出的基于FPGA的B0渦流補(bǔ)償算法技術(shù)是一種新的基于計(jì)算機(jī)硬件層面的渦流補(bǔ)償技術(shù)。從該技術(shù)的提出再到其整個(gè)模塊的開(kāi)發(fā)制造，最后將其應(yīng)用于實(shí)際工作是一個(gè)長(zhǎng)期的系統(tǒng)工程，期間不可避免地會(huì)出現(xiàn)反復(fù)驗(yàn)證，甚至推倒重來(lái)的過(guò)程，這就需要課題組的所有成員共同努力，堅(jiān)持不懈地進(jìn)行研究工作。
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