上海2013年7月3日電 -- 電子設(shè)計自動化技術(shù)的領(lǐng)導(dǎo)廠商Mentor Graphics近日發(fā)布一份題為《從傳統(tǒng)電路檢查到先進可靠性驗證的最佳實踐》的研究報告。中文版的報告全文可在Mentor Graphics 的官方網(wǎng)站閱讀和下載：http://mentorg.com.cn/aboutus/view.php?id=194 。
一、作者介紹
Matthew Hogan 是明導(dǎo)國際(Mentor Graphics) 的一名Calibre 營銷工程師，擁有超過十五年的設(shè)計和現(xiàn)場經(jīng)驗，擅長處理當(dāng)今先進設(shè)計方面的問題。他是電氣與電子工程師協(xié)會(IEEE) 的高級會員，也是美國計算機協(xié)會(ACM) 的會員。他獲得了皇家墨爾本理工大學(xué)(Royal Melbourne Institute of Technology) 工程學(xué)學(xué)士學(xué)位，同時還獲得了瑪麗赫斯特大學(xué)（Marylhurst University）工商管理學(xué)碩士學(xué)位。他的電子郵箱地址：matthew_hogan@mentor.com 。
明導(dǎo)國際Matthew Hogan
二、引言
集成電路可靠性-- 新興的競爭因素
可靠性驗證正獲得越來越多的關(guān)注。器件和導(dǎo)體愈加小巧，器件氧化層越來越薄，電源域的數(shù)量快速增長。數(shù)字內(nèi)容的顯著增加正滲透到汽車、醫(yī)療和通信領(lǐng)域?qū)煽啃砸筝^高的應(yīng)用中。
集成電路可靠性的技術(shù)和市場推動因素
行業(yè)內(nèi)目前正在更仔細地研究集成電路可靠性問題，以確定需要注意的方面并事先了解其對設(shè)計余量的影響。美國靜電放電協(xié)會(ESD Association) 撰寫了一份關(guān)于靜電放電檢查的技術(shù)報告[1]，旨在幫助行業(yè)做好更充分的準備來處理設(shè)計過程中常見的靜電放電問題。Reliability Simulation Council 也在研究其它方法來提高集成電路設(shè)計的可靠性。
集成電路可靠性檢查
本文并不逐一詳細解釋這些機制。我們將討論一種普遍的集成電路設(shè)計可靠性檢查方法，并舉例說明這種方法如何應(yīng)用于TDDB 和NBTI。這種檢查方法靈活，自動，還能以類似的方式進行其它檢查。
三、全文要點與大綱如下：
1.傳統(tǒng)方法
添加識別層
2.SPICE 仿真
3.可升級的解決方案的特色
4.橋接觀點
實例：TDDB 檢查演示
這種TDDB 檢查采用的是Calibre® PERC™ 可靠性驗證工具。圖1顯示的是電路包含PMOS 和NMOS 薄柵氧化層，它們通過直接和非直接連接為電源域VDD2 和VSS2 提供電源。非直接連接可能會貫穿另一個晶體管、二極管、電阻器或其它電路元件，成為設(shè)計審核階段不易察覺的“缺失”路徑，特別是當(dāng)非直接路徑貫穿的是設(shè)計層級不明顯的情況下的其它地方的電路。子電路(VDD/VSS) 本身的局部電源連接可以在更大規(guī)模的設(shè)計中看到。還必須對在其它方面已經(jīng)得到驗證的IP 模塊的外部連接進行評估。
圖1：采用Calibre PERC 的TDDB 檢查法：檢查的是通過直接和非直接路徑到VDD2/VSS2 的薄柵氧器件。
驗證MOS器件的bulk端的連接性對判斷一個電路是否容易受到與電源域相關(guān)的可靠性問題的影響非常重要。圖2顯示的是，一個不當(dāng)?shù)腷ulk 端的連接是如何因為bulk電壓的上升而讓PMOS 柵易受到NBTI 的影響的。
圖2：采用Calibre PERC 的TDDB 檢查法：一個具有高壓路徑的薄柵氧PMOS（型號：pmos_lv）可能會導(dǎo)致NTBI 。
運用新技術(shù)
我們看到了兩種應(yīng)用方式：自上而下和自下而上。
有了存檔、維護和改進可靠性驗證方法的集中式自上而下的方法（一般由某個CAD 或QA 部門掌握）后，這個部門應(yīng)當(dāng)（通過一個公共設(shè)計規(guī)則平臺）在工具中采用新的可靠性檢查，并向集成電路設(shè)計和驗證人員推廣配置好的工具。
自下而上的方法通常最初由小的設(shè)計小組開始采用這些新工具并結(jié)合自身的檢查規(guī)則來提高他們驗證任務(wù)的效率和有效性。在他們的成果發(fā)布后，會有更多的人需要這項新技術(shù)。在某個時間點，CAD 部門會加入進來提供支持，以減輕本地支持負擔(dān)，并為所有用戶提供統(tǒng)一的經(jīng)驗。
四、結(jié)論
集成電路的可靠性驗證工作并非易事，但它正迅速變成一項至為關(guān)鍵的能力，能否創(chuàng)建出能夠提供長期可靠性的成功集成電路產(chǎn)品便在此一舉。為了做好這件事，您必須對這項工作給予明確的關(guān)注，并采用你認為最有效的工具。
參考
[1] EDA Tool Working Group, ESD Electronic Design Automation Checks, ESD TR18.0-01-11, 2011
鏈接
美國靜電放電協(xié)會：http://www.esda.org/
Reliability Simulation Council：http://www.linkedin.com/groups/Reliability-Simulation-Council-4220058/about
Calibre PERC：http://www.mentor.com/perc
關(guān)于Mentor Graphics
Mentor Graphics 集團（納斯達克代碼：MENT）是電子硬件和軟件設(shè)計解決方案的全球領(lǐng)導(dǎo)者，為世界上最成功的電子和半導(dǎo)體公司提供優(yōu)質(zhì)產(chǎn)品、咨詢服務(wù)和支持，所提供的支持曾多次獲獎。公司成立于1981年，在過去的12個月中實現(xiàn)營業(yè)收入約10.15億美元。公司總部地址：8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777（美國俄勒岡州）。官方網(wǎng)站：http://www.mentor.com 。
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