1.引言

　　SOI 電路具有工作速度快、隔離性能好、寄生效應(yīng)小、抗輻照加固能力強等優(yōu)點[1]。SOI 高壓器件的設(shè)計是 SOI 高壓集成電路設(shè)計的關(guān)鍵。當(dāng)前的 SOI 功率器件結(jié)構(gòu)多為橫向器件。為了提高 SOI 器件的擊穿電壓,人們研究了多種的耐壓技術(shù)，例如線性變摻雜VLD(Varied Lateral Doping)技術(shù)，該技術(shù)能夠優(yōu)化漂移區(qū)雜質(zhì)的橫向分布，獲得理想的橫向電場，從而提高擊穿電壓[2]-[3]。基于 VLD 技術(shù)，郭宇鋒等人提出了 VLT(Varied Lateral Thickness)技術(shù)，該技術(shù)同樣能夠在漂移區(qū)內(nèi)部通過引入新的電場峰值來優(yōu)化橫向電場，改善擊穿特性[4]-[5]。隨后，漂移區(qū)階梯摻雜結(jié)構(gòu)[6]，階梯漂移區(qū)厚度結(jié)構(gòu)[7]，埋氧層階梯結(jié)構(gòu)[8]被運用到 SOI 橫向功率器件中來提高器件的擊穿特性。這些結(jié)構(gòu)的共同點是可以引入新的電場峰值，從而提高擊穿電壓。但是，這些結(jié)構(gòu)的工藝相對復(fù)，可靠性低。并且需要更多掩膜版，增加制造成本。本文提出了一種具有變漂移區(qū)寬度 VLW ( Variedlateral width)結(jié)構(gòu)的SOI 橫向高壓器件,變漂移區(qū)度結(jié)構(gòu)能夠像 VLD 和 VLT 結(jié)構(gòu)一樣，在漂移區(qū)內(nèi)部引入新的電場峰值，從而提高擊穿電壓高。同時，該結(jié)構(gòu)工藝簡單，無需增加多余的掩膜版，利用介質(zhì)隔離技術(shù)就能得到漂移區(qū)內(nèi)的側(cè)壁氧化層。本文的主要內(nèi)容如下：在第二部分，給出變漂移區(qū)寬度 SOI 橫向高壓器件的結(jié)構(gòu)及其主要工藝步驟。進(jìn)而在第三部分對具有變漂移區(qū)寬度結(jié)構(gòu)SOI 高壓器件的耐壓機理進(jìn)行深入分析,研究漂移區(qū)濃度， 漂移區(qū)內(nèi)氧化層的長度　寬度對擊穿電壓的影響。最后給出結(jié)論。

　　2.器件結(jié)構(gòu)與工藝

　　2.1 器件結(jié)構(gòu)

　　圖 1 所示為具有變漂移區(qū)寬度結(jié)構(gòu)的 SOI 橫向高壓器件的結(jié)構(gòu)示意圖。該器件的側(cè)壁氧化層和埋氧層相連，通過側(cè)壁氧化層來改變漂移區(qū)的寬度，使得靠近柵端的漂移區(qū)寬度比靠近漏端的漂移區(qū)寬度小。當(dāng)漂移區(qū)的寬度在側(cè)壁氧化層的界面發(fā)生突變時，漂移區(qū)的表面電場會形成一個新的峰值，從而提高擊穿電壓。圖中 Nd 為漂移區(qū)摻雜濃度，ts為介電常數(shù) εs為的SOI 硅薄層的厚度， tox為介電常數(shù)為 εox的埋氧層的厚度。L 和 W 分別是側(cè)壁氧化層的長度和寬度。

2.2 器件工藝

　　圖 2 給出了常規(guī) SOI RESURF 器件和變漂移區(qū)寬度SOI 器件的關(guān)鍵工藝步驟。對于常規(guī)的 SOI RESURF 器件而言，其主要工藝步驟是在 SOI 結(jié)構(gòu)的硅片上，利用介質(zhì)隔離技術(shù)形成孤立的硅島，最后在硅島上制造所需的器件。VLW 器件的制作工藝無需多余的掩膜版，只要在用介質(zhì)隔離技術(shù)形成硅島的同時形成側(cè)壁氧化層，然后再進(jìn)行與常規(guī)器件同樣的 LDMOS 工藝，就能輕易得到具有變漂移區(qū)寬度結(jié)構(gòu)的 SOI 器件。因此，變漂移區(qū)寬度器件的工藝相當(dāng)簡單。

　　3.耐壓特性

　　3.1 電場分布

　　圖3給出了相同結(jié)構(gòu)參數(shù)下常規(guī)RESURF結(jié)構(gòu)和變漂移區(qū)寬度結(jié)構(gòu)在擊穿時的橫向表面電場分布的davinci 仿真結(jié)果。這里漂移區(qū)長度為 18μm，厚度為1μm，寬度為 2μm，埋氧層厚度為 3μm。側(cè)壁氧化層的寬度為 1μm，長度為漂移區(qū)長度的一半。由圖 3 可知，對于常規(guī) RESURF 結(jié)構(gòu)，漂移區(qū)兩端的表面電場最高，而中部的表面電場較低;而對于變漂移區(qū)寬度結(jié)構(gòu)，在漂移區(qū)中部，即側(cè)壁氧化層的邊界處出現(xiàn)了新的峰值。這使得表面電場分布更加均勻，對橫向電壓的提高非常有利。

　　3.2 擊穿電壓和漂移區(qū)濃度的關(guān)系

　　根據(jù) davinci 的三維數(shù)值仿真結(jié)果， 圖 4 給出了變漂移區(qū)寬度 SOI 結(jié)構(gòu)和常規(guī)結(jié)構(gòu)的擊穿電壓和漂移區(qū)濃度的關(guān)系。從圖 4 可以看出，當(dāng)漂移區(qū)濃度較小的時候，VLW 結(jié)構(gòu)和常規(guī)結(jié)構(gòu)的擊穿電壓基本相同，這是因為當(dāng)漂移區(qū)濃度較小時，擊穿發(fā)生在漏端，而這兩種結(jié)構(gòu)在漏端的參數(shù)是完全相同的。隨著漂移區(qū)濃度的提高，表面電場峰值向源端移動，差別就明顯了。當(dāng)常規(guī)結(jié)構(gòu)達(dá)到了它的最大擊穿電壓時， VLW 結(jié)構(gòu)的擊穿電壓仍然在隨著漂移區(qū)濃度的增加而增加。 因此，變寬度漂移區(qū)在一定程度上能夠大幅的提高擊穿電壓，同時提高漂移區(qū)的最優(yōu)濃度，從而降低漂移區(qū)電阻。從圖 4 可得，變漂移區(qū)寬度的擊穿電壓為 316V，相對于常規(guī)結(jié)構(gòu)的最高擊穿電壓260V， 提高了21.5%。同時最優(yōu)濃度從 9×1015cm-3提高到了 1.35×1016cm-3，提高幅度為 50%。

　　為了進(jìn)一步分析變漂移區(qū)寬度結(jié)構(gòu)的工作機理，圖5給出了由davinci仿真得到的變漂移區(qū)寬度結(jié)構(gòu)和常規(guī)結(jié)構(gòu)的優(yōu)化結(jié)構(gòu)在擊穿時的三維等勢線分布?？梢妼τ诔Ｒ?guī)結(jié)構(gòu)而言，等勢線集中于漂移區(qū)兩端，而漂移區(qū)中間比較稀疏。對于變寬度漂移區(qū)結(jié)構(gòu)而言，在階梯處出現(xiàn)了新的電勢線集中現(xiàn)象，使得漂移區(qū)中的等勢線沿橫向分布非常均勻，這意味著當(dāng)表面電場達(dá)到最小時，漂移區(qū)沿橫向平均承擔(dān)外加電壓，因此擊穿電壓得以提高。

　　3.3 擊穿電壓和側(cè)壁氧化層長寬的關(guān)系

　　圖 6 給出了側(cè)壁氧化層的長度和寬度變化時的橫向表面電場分布的 davinci 仿真結(jié)果。從圖 6(a)中可以看出，漂移區(qū)內(nèi)部新引入的電場峰值隨著側(cè)壁氧化層的長度的變化而移動，并且當(dāng)側(cè)壁氧化層的長度剛好為漂移區(qū)長度一半時，電場分布相對最均勻，此時的擊穿電壓最高。圖 6(b)給出了當(dāng)側(cè)壁氧化層長度為漂移區(qū)長度一半時，不同側(cè)壁氧化層寬度的表面橫向電場分布，由圖可知，新的電場峰值隨著側(cè)壁氧化層寬度的增加而增加。越寬的側(cè)壁氧化層使得漂移區(qū)在側(cè)壁氧化層界面處的寬度變化也大，對表面電場的調(diào)制作用越明顯，因此擊穿電壓會隨之增加。當(dāng)側(cè)壁氧化層寬度達(dá)到 1.4μm 時， VLW 結(jié)構(gòu)的擊穿電壓可以達(dá)到342V，相對常規(guī)結(jié)構(gòu)的擊穿電壓增加了 31.5%，同時最優(yōu)濃度從 9×1015cm-3提高到了 1.65×1016cm-3，提高幅度為 83%。

　　4.總結(jié)

　　本文提出了一種具有橫向變漂移區(qū)寬度的新型SOI 高壓器件。借助三維半導(dǎo)體仿真軟件 davinci 對該器件的機理進(jìn)行了深入的分析。 結(jié)果表明， 和常規(guī) SOIRESURF 器件相比，VLW 器件一方面可以通過側(cè)壁氧化層來調(diào)制橫向電場，從而使擊穿電壓提高 31.5%;另一方面，也能使漂移區(qū)的摻雜濃度提高 83%，從而降低漂移區(qū)導(dǎo)通電阻。此外，VLW 技術(shù)的工藝非常簡單，只需通過介質(zhì)隔離技術(shù)就能得到側(cè)壁氧化層。因此，變漂移區(qū)寬度 SOI 橫向高壓器件在 SOI 功率集成電路中有廣闊的應(yīng)用前景。