? 引言

信號(hào)完整性" title="信號(hào)完整性">信號(hào)完整性 是指信號(hào)在通過一定距離的傳輸路徑后在特定接收端口相對(duì)指定發(fā)送端口信號(hào)的還原程度。在討論信號(hào)完整性設(shè)計(jì)" title="完整性設(shè)計(jì)">完整性設(shè)計(jì)的性能時(shí)，如果指定不同的收發(fā)參考端口，就要用不同的指標(biāo)來描述信號(hào)還原程度。通常情況下指定的收發(fā)參考端口是發(fā)送芯片輸出處及接收芯片輸入處的波形可測(cè)點(diǎn)，此時(shí)，主要使用上升 / 下降及保持時(shí)間等指標(biāo)來描述信號(hào)還原程度。當(dāng)指定的參考收發(fā)端口是信道編碼器輸入端及解碼器輸出端時(shí)，就要用誤碼率來描述信號(hào)還原程度。 電源 完整性是指系統(tǒng)供電電源在經(jīng)過一定的傳輸網(wǎng)絡(luò)后在指定器件端口相對(duì)該器件對(duì)工作電源要求的符合程度。同樣，對(duì)于同一系統(tǒng)中的同一個(gè)器件，如果指定的端口不同，那么對(duì)正常工作的電源要求也不同。通常情況下指定的器件參考端口是芯片電源及地連接引腳處的可測(cè)點(diǎn)，此時(shí)該芯片的手冊(cè)中應(yīng)給出該端口處的相應(yīng)指標(biāo)，常用的有紋波大小或電壓最大偏離范圍。

一個(gè)典型背板信號(hào)傳輸?shù)南到y(tǒng)示意圖如圖 1 所示。本文中系統(tǒng)一詞包含信號(hào)傳輸所需的所有相關(guān)硬件及軟件，包括芯片、封裝與 PCB 板的物理結(jié)構(gòu)，電源及電源傳輸網(wǎng)絡(luò)，所有相關(guān)電路實(shí)現(xiàn)以及信號(hào)通信所需的協(xié)議等。在設(shè)計(jì)時(shí)，需要硬件提供可制作的支撐及電信號(hào)有源 / 無源互聯(lián)" title="互聯(lián)">互聯(lián)結(jié)構(gòu)；需要軟件提供信號(hào)傳遞的傳輸協(xié)議以及數(shù)據(jù)內(nèi)容。但是，由于這些支撐與互聯(lián)結(jié)構(gòu)會(huì)對(duì)電信號(hào)的傳輸呈現(xiàn)出一定的頻率選擇性衰減，因此，會(huì)對(duì)信號(hào)及電源的完整性產(chǎn)生影響。同時(shí)，在相同的傳輸環(huán)境下，不同傳輸協(xié)議及不同數(shù)據(jù)內(nèi)容的表達(dá)方式具有不同的適應(yīng)能力，因此，需要進(jìn)一步根據(jù)實(shí)際的傳輸環(huán)境來選擇或優(yōu)化可行的傳輸協(xié)議及數(shù)據(jù)內(nèi)容表達(dá)方式。

?? 版圖完整性問題、分析與設(shè)計(jì)

上述背板系統(tǒng)中的硬件支撐及無源互聯(lián)結(jié)構(gòu)基本上都在一種層疊平板結(jié)構(gòu)上實(shí)現(xiàn)。這種層疊平板結(jié)構(gòu)可以由 3 類元素組成：正片結(jié)構(gòu)、負(fù)片結(jié)構(gòu)及通孔。正片結(jié)構(gòu)有時(shí)也被稱為信號(hào)層，該層上的走線大多為不同邏輯連接的信號(hào)線或離散的電源線，在制版光刻中所有的走線都會(huì)以相同圖形的方式出現(xiàn)；負(fù)片結(jié)構(gòu)有時(shí)也被稱為平面層 ( 細(xì)分為電源平面層和地平面層 ) ，該層上基本是相同邏輯的一個(gè)或少數(shù)幾個(gè)連接 ( 通常是電源連接或地連接 ) ，用大面積敷銅的方式實(shí)現(xiàn)，在光刻工藝中用相反圖形來表示；通孔用來進(jìn)行不同層之間的物理連接。目前的制造工藝中，芯片、封裝以及 PCB 板大多都是在類似結(jié)構(gòu)上實(shí)現(xiàn)的。

版圖完整性設(shè)計(jì)的目標(biāo)在于為系統(tǒng)提供足夠好的信號(hào)通路以及電源傳遞網(wǎng)絡(luò)。電流密度分布對(duì)于版圖完整性設(shè)計(jì)與分析有著重要的意義，這是因?yàn)殡娏髅芏瓤梢灾庇^地顯示信號(hào)的寄生耦合位置以及強(qiáng)度，從而幫助版圖調(diào)試者有針對(duì)性地采取耦合或解耦" title="解耦">解耦方案。

對(duì)于信號(hào)完整性來說，首要任務(wù)是保證信號(hào)通路在一定負(fù)載情況下呈現(xiàn)良好的匹配狀況，同時(shí)避免寄生耦合改變已設(shè)計(jì)好的匹配狀況。利用電磁場(chǎng)仿真不但可以準(zhǔn)確地計(jì)算實(shí)際版圖結(jié)構(gòu)中信號(hào)通路的匹配狀況，也可以計(jì)算信號(hào)通路周圍結(jié)構(gòu)帶來的寄生耦合 ( 如果周圍是信號(hào)線則通常被稱為串?dāng)_ ) ，其強(qiáng)度可以直接表示為周圍走線或平面上感應(yīng)所產(chǎn)生的電流密度，從而有助于優(yōu)化版圖結(jié)構(gòu)。除改變線距外，改變周圍其它電磁回路環(huán)境也會(huì)導(dǎo)致信號(hào)傳輸及串?dāng)_狀況的變化。比如，利用層與層之間的屏蔽可以改善原本放在頂層的走線信號(hào)傳輸或串?dāng)_性能。

對(duì)于電源完整性" title="電源完整性">電源完整性來說，增加電源與地之間的容性耦合可以濾除電源中的交流波動(dòng)。在實(shí)際應(yīng)用中，往往采取加解耦電容的方法。電流密度的動(dòng)態(tài)顯示可以幫助設(shè)計(jì)者直觀了解到電源網(wǎng)絡(luò)中產(chǎn)生振蕩現(xiàn)象的原因。從而幫助設(shè)計(jì)者確定加解耦電容的最佳位置。

圖 2 中模擬了一種簡(jiǎn)單的電源傳遞網(wǎng)絡(luò)，電源平面和地平面是規(guī)整的矩形，這有助于定性地驗(yàn)證電磁場(chǎng)仿真結(jié)果。工作器件與供電電源分別連接在矩形的兩個(gè)對(duì)角上。假設(shè)工作器件對(duì)于該供電網(wǎng)絡(luò)的阻抗為 20 。利用電磁場(chǎng)仿真可以觀察電流從端口 1 流入，經(jīng)過該電源傳遞網(wǎng)絡(luò)再從端口 2 流出的損耗狀況。

仿真中用一個(gè)過孔在電源連接處短接電源平面與地平面來模擬接上電源的情況 ( 假設(shè)電源內(nèi)阻很小可以忽略 ) 。由仿真結(jié)果可知此電源傳遞網(wǎng)絡(luò)在 1GHz 頻段內(nèi)出現(xiàn)了 3 個(gè)主要諧振區(qū)域，分別在 200MHz 、 500MHz 以及 1GHz 附近。諧振區(qū)域的存在對(duì)于電源完整性會(huì)產(chǎn)生一定的影響：如果工作器件 ( 以典型的 CMOS 器件為例 ) 在諧振頻點(diǎn)上工作，會(huì)產(chǎn)生同樣頻點(diǎn)的電源電流需求，但是，由于存在諧振，從供電電源端到器件電源輸入端就會(huì)產(chǎn)生明顯的壓降，從而使工作器件上實(shí)際的工作電壓達(dá)不到預(yù)期值，導(dǎo)致器件性能惡化，甚至無法正常工作。解決上述問題的常用方法是加解耦電容，使電源網(wǎng)絡(luò)的諧振區(qū)遠(yuǎn)離器件的工作頻率。通過電流密度分布的顯示可以了解振蕩原因，從而采取針對(duì)性方法。對(duì)上述電源網(wǎng)絡(luò)來說，可以加一個(gè)過孔來模擬解耦電容，并通過改變過孔的位置來觀察諧振模式及諧振點(diǎn)的變化，從而找到放置解耦電容的最佳位置。

? 電路完整性設(shè)計(jì)與分析

從 TTL 、 GTL 到 HSTL 、 SSTL 以及 LVDS ，目前 芯片 接口物理標(biāo)準(zhǔn)的演變反映了集成電路工藝的不斷進(jìn)步，同時(shí)也反映了高速 信號(hào) 傳輸要求的不斷提高。從版圖 完整性 的分析過程可知，只有結(jié)合了互聯(lián)結(jié)構(gòu)兩端負(fù)載特性的 仿真 結(jié)果才具有實(shí)際意義，而負(fù)載特性是由其連接的電路特性所決定的，因此，在完整性設(shè)計(jì)中，了解這些接口標(biāo)準(zhǔn)是非常必要的。隨著傳輸速率的不斷增加，翻轉(zhuǎn)速率控制電路、驅(qū)動(dòng)負(fù)載控制電路被廣泛使用，它們?yōu)橥暾栽O(shè)計(jì)者提供了更多的優(yōu)化空間。在具體的完整性分析中，電路設(shè)計(jì)者需要考慮這些控制的實(shí)際實(shí)現(xiàn)方式，因?yàn)樗鼈儠?huì)影響到電路的負(fù)載特性以及波形性能。另外，還需考慮芯片上解耦電容的實(shí)現(xiàn)。

如圖 3 所示的電路仿真圖中包括了芯片、封裝及 PCB 板信號(hào)線互聯(lián)及 電源 互聯(lián)的等效模型。驅(qū)動(dòng)電路和接收電路采用了 IBIS 模型 ( 也可以用 SPICE 模型來替代 ) 。利用該仿真電路，可以觀察到一個(gè)虛擬系統(tǒng)工作時(shí)任一點(diǎn)的信號(hào)波形或電源波動(dòng)狀況。信號(hào)完整性通常關(guān)心的是時(shí)鐘信號(hào)的抖動(dòng)以及信號(hào)波形的上升 / 下降 / 保持時(shí)間。將電路進(jìn)行瞬態(tài)仿真后利用 ADS2005A 中內(nèi)含的眼圖工具可自動(dòng)統(tǒng)計(jì)出各抖動(dòng)分量的值。

電源完整性通常關(guān)心的是工作器件所承受的實(shí)際電源電壓波動(dòng)，即圖 3 中的 Vchip 。在實(shí)際分析中，系統(tǒng)集成設(shè)計(jì)的驗(yàn)證者無法測(cè)到芯片內(nèi)部的電源端口，所以無法觀測(cè)到芯片端口的電源波動(dòng)和地彈噪聲，只能發(fā)現(xiàn)封裝外引腳處測(cè)得的電源與地是相當(dāng)穩(wěn)定的。但是，最終決定器件正常工作的電源應(yīng)該是定義在芯片端口的，封裝端口的測(cè)量結(jié)果并不能反映出此時(shí)的電源完整性狀況。因此，需要芯片廠商提供封裝模型用來對(duì)芯片端口處的電源波動(dòng)及地彈噪聲進(jìn)行仿真。

針對(duì)上述例子，進(jìn)一步分別考慮在芯片內(nèi)部、封裝內(nèi)部以及 PCB 板加解耦電容，如圖 4 所示。用分別掃描解耦電容值的仿真方法來觀察解耦電容對(duì)電源完整性的影響。

仿真結(jié)果表明，加在 PCB 板上以及封裝內(nèi)的解耦電容并沒有明顯的作用，在芯片電路設(shè)計(jì)時(shí)增大 I/O 端口處的電容是最有效的方法。另外，還可以觀察到信號(hào)完整性與電源完整性的關(guān)聯(lián)性，改變不同解耦電容值后，不僅影響電源波動(dòng)及地彈噪聲狀況，信號(hào)波形也發(fā)生了變化。對(duì)于對(duì)控制信號(hào)通路抖動(dòng)要求較高的設(shè)計(jì)來說，還需要同時(shí)考慮電源完整性對(duì)抖動(dòng)的影響。

?? 系統(tǒng)完整性設(shè)計(jì)與分析

系統(tǒng)完整性設(shè)計(jì)與分析的必要性可以用一個(gè)簡(jiǎn)單的例子來說明。圖 2 中的簡(jiǎn)單電源傳遞網(wǎng)絡(luò)的仿真結(jié)果顯示，并不是在所有的頻點(diǎn)上都呈現(xiàn)出高阻抗。此時(shí)電源完整性與激勵(lì)信號(hào)的頻譜直接相關(guān)，如果在進(jìn)行系統(tǒng)測(cè)試時(shí)的激勵(lì)信號(hào)避開 3 個(gè)諧振區(qū)，就不會(huì)呈現(xiàn)出高阻抗特性。因此，確定激勵(lì)信號(hào)的頻譜分布是分析與設(shè)計(jì)的前提。而激勵(lì)信號(hào)的頻譜分布根本上是由其數(shù)據(jù)內(nèi)容所決定的，最終將歸結(jié)于協(xié)議的設(shè)計(jì)。

另一個(gè)更加實(shí)際的例子是目前電腦硬件接口由并行總線到串行總線的發(fā)展趨勢(shì)，如從 PCI-X 到 PCI-E 以及從 ATA 到 SATA 等。其中采用的信源及信道編碼技術(shù)，如時(shí)鐘擴(kuò)頻、預(yù)加重技術(shù)等可以改善信號(hào)在特定環(huán)境中的傳輸性能。

結(jié)合信號(hào)完整性與電源完整性的定義，對(duì)參考端口的選取需要滿足可測(cè)性原則，這對(duì)于工程實(shí)現(xiàn)或調(diào)試有著直接的意義。但對(duì)于設(shè)計(jì)鏈中不同位置上的設(shè)計(jì)者，可測(cè)性的含義并不相同。對(duì)于芯片設(shè)計(jì)者來說，芯片之間的互聯(lián)結(jié)構(gòu)可以設(shè)計(jì)特定測(cè)試芯片然后利用探針臺(tái)進(jìn)行測(cè)試；但對(duì)于板級(jí)設(shè)計(jì)者來說，無法對(duì)手中的成品芯片甚至封裝中的互聯(lián)結(jié)構(gòu)特性進(jìn)行測(cè)試。當(dāng)信號(hào)完整性的參考端口是定義在信道解碼器輸出處時(shí)，誤碼率的測(cè)試是非常重要的。比如，對(duì)擴(kuò)頻時(shí)鐘的分析，只有在相關(guān)解調(diào)器的輸出處才能比較信號(hào)傳輸?shù)馁|(zhì)量，測(cè)量將會(huì)用到誤碼儀，而在無法測(cè)試的環(huán)境下只能依賴于誤碼率仿真等方法。

上述的幾種情況都要求在仿真分析中能夠集成考慮協(xié)議算法、電路結(jié)構(gòu)以及互聯(lián)結(jié)構(gòu)的影響，目前的仿真工具已經(jīng)可以滿足該需求。在針對(duì)已有系統(tǒng)的分析中，由于系統(tǒng)完整性分析所包含的因素非常多，再加上協(xié)議建模需要相當(dāng)大的工作量，因此，比較實(shí)用的方法是直接測(cè)量協(xié)議碼流 ( 利用邏輯分析儀等儀器 ) ，并將之轉(zhuǎn)入到仿真平臺(tái)中作為電路的激勵(lì)。這種方法可以準(zhǔn)確再現(xiàn)故障時(shí)的系統(tǒng)應(yīng)用場(chǎng)景，有助于現(xiàn)場(chǎng)調(diào)試故障系統(tǒng)。解決方案如圖 5 所示。

該分析流程同樣也可以用在設(shè)計(jì)流程中，用測(cè)試的方法直接獲取待分析接口的協(xié)議數(shù)據(jù)，用于電路設(shè)計(jì)與版圖設(shè)計(jì)的前期驗(yàn)證，但是，在硬件尚未實(shí)現(xiàn)時(shí)，將會(huì)用規(guī)范或之前的經(jīng)驗(yàn)值來與仿真結(jié)果比較。

?? 結(jié)語

信號(hào) 完整性 與 電源 完整性系統(tǒng)分析與設(shè)計(jì)的根本需求來自于數(shù)據(jù)傳輸速率的快速增加，從而使得以前微秒 (vs) 量級(jí)的邊沿或保持時(shí)間減少到納秒 (ns) 甚至皮秒 (ps) 。如此高的帶寬需求使得僅考慮版圖級(jí)的解決方案已經(jīng)很難滿足系統(tǒng)正常工作的需求。另外，集成電路的工藝發(fā)展使得集成度大大提高， 芯片 上電流密度的急速增加使這個(gè)問題更加嚴(yán)重。由此有必要從整個(gè)系統(tǒng)設(shè)計(jì)開始就考慮信號(hào)完整性與電源完整性的問題。

相應(yīng)地，系統(tǒng)化 仿真 對(duì)于仿真工具也提出了新的挑戰(zhàn)，完整的仿真流程、方便的操作手段以及與測(cè)量的緊密結(jié)合才能夠快速有效地解決完整性問題。