《電子技術(shù)應(yīng)用》
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一種基于卷積的OFDM定時同步算法實(shí)現(xiàn)
來源:電子技術(shù)應(yīng)用2013年第3期
高鴻堅(jiān), 李建岐, 陸 陽
中國電力科學(xué)研究院, 北京100192
摘要: 針對最高傳輸速率為Gb/s量級的OFDM試驗(yàn)系統(tǒng),提出一種改進(jìn)的定時同步方案?;诰矸e計(jì)算和自相關(guān)計(jì)算,具有較高的同步準(zhǔn)確性及較快的幀檢測速度。改進(jìn)同步算法在Xilinx公司的Virtex-5 FPGA芯片中實(shí)現(xiàn),其消耗的資源都能控制在總資源的20%以內(nèi)。最終,該實(shí)現(xiàn)方案在一個實(shí)時系統(tǒng)中得到應(yīng)用,并在這個平臺上進(jìn)行了性能驗(yàn)證。在室內(nèi)無線信道環(huán)境及接收信號幅值異常情況下,該算法的實(shí)現(xiàn)方案都能準(zhǔn)確、穩(wěn)定地工作。
中圖分類號: TN92
文獻(xiàn)標(biāo)識碼: A
文章編號: 0258-7998(2013)03-0100-04
Implementation of timing synchronization based on convolution for OFDM system
Gao Hongjian, Li Jianqi, Lu Yang
China Electric Power Research Institute, Beijing 100192, China
Abstract: This paper proposes an improved timing synchronization method for a Gb/s OFDM trial system. It is based on the convolution and correlation calculation and has fast detection rate and high synchronization performance. The proposed algorithm is implemented on a virtex-5 FPGA of Xilinx and the hardware resource consumption is lower than 20% of the total resource. Finally, the implementation scheme is applied to a real-time system and verified in this platform. In the indoor wireless environment and situation of abnormal amplitude of the received signal, the scheme can work as normal.
Key words : timing synchronization; convolution; OFDM; implementation

    OFDM技術(shù)以其對抗多徑衰落效應(yīng)強(qiáng),頻譜利用率高等優(yōu)點(diǎn)受到越來越多的關(guān)注。然而,OFDM系統(tǒng)對定時同步誤差非常敏感,微小的誤差就能造成系統(tǒng)性能急劇下降[1]。

    目前已經(jīng)有很多國內(nèi)外文獻(xiàn)針對OFDM系統(tǒng)定時同步算法進(jìn)行過深入研究。參考文獻(xiàn)[2]提出了一種高速魯棒的定時同步算法,利用訓(xùn)練序列良好的自相關(guān)性完成定時同步。但由于循環(huán)前綴的存在,該算法自相關(guān)值會存在一個峰值平臺,使得同步精確不高。MINN H等通過設(shè)計(jì)特殊的前導(dǎo)序列來獲得更加尖銳的相關(guān)峰值[3-4]。
    參考文獻(xiàn)[5]結(jié)合自相關(guān)和互相關(guān)的算法,在低SNR、高頻偏誤差和多徑下仍能獲得較好的性能。這些文獻(xiàn)只是針對算法的研究和仿真,并沒有過多地考慮硬件實(shí)現(xiàn)的約束。
    另外一些文獻(xiàn)針對特定的OFDM系統(tǒng)提出了相應(yīng)的定時同步算法。Perels比較接收信號瞬時功率和一段時間內(nèi)的平均功率,獲得MIMO系統(tǒng)的定時同步誤差[6]。這種方法的復(fù)雜度低,資源消耗少,但其同步準(zhǔn)確性會受輸入信號幅度波動影響。還有不少同步實(shí)現(xiàn)方案都基于自相關(guān)或互相關(guān)的算法[7-8]。這些算法中一次相關(guān)計(jì)算至少消耗N(訓(xùn)練序列長度)個時鐘周期,但只能檢測一個采樣點(diǎn)是否為幀頭位置,檢測速率較低。故為了獲得定時同步,或者經(jīng)過多個數(shù)據(jù)幀的遍歷,或者存儲一幀的數(shù)據(jù),而兩者效率都不高。
    參考文獻(xiàn)[9]采用分段算法,利用FFT(Fast Fourier Transform)和IFFT(Inverse FFT)來取代傳統(tǒng)的相關(guān)方法。這種算法降低了計(jì)算的復(fù)雜度,縮短了幀頭的捕獲時間,同時同步的準(zhǔn)確性也很高。但這種算法流程比較復(fù)雜,不易在硬件設(shè)備中實(shí)現(xiàn)。
   本文在參考文獻(xiàn)[10]的基礎(chǔ)上,對算法進(jìn)行了改進(jìn),簡化了同步流程,并能在硬件上實(shí)現(xiàn)。改進(jìn)的定時同步算法分為兩步,第一步通過接收信號與本地訓(xùn)練序列的卷積找到一個峰值;第二步根據(jù)峰值位置截取數(shù)據(jù)段,做自相關(guān)計(jì)算并確定數(shù)據(jù)幀起始位置。改進(jìn)算法數(shù)據(jù)幀起始位置捕獲時間主要由卷積運(yùn)算決定。一次卷積運(yùn)算消耗N個時鐘周期,卻能檢測N個采樣點(diǎn),其檢測速度遠(yuǎn)大于傳統(tǒng)的相關(guān)算法。將改進(jìn)算法的結(jié)構(gòu)細(xì)分成多個子模塊,并在Xilinx公司的Virtex-5 FPGA芯片中實(shí)現(xiàn)。最后,該方案在Gb/s OFDM 實(shí)時系統(tǒng)中得到了應(yīng)用,并在該平臺上進(jìn)行了性能驗(yàn)證。在室內(nèi)無線信道環(huán)境及輸入信號幅值異常情況下,改進(jìn)算法的實(shí)現(xiàn)方案都能準(zhǔn)確、穩(wěn)定地工作。
1 改進(jìn)的定時同步算法
    本文所提出的改進(jìn)定時同步算法也是利用前導(dǎo)序列良好的相關(guān)特性。在系統(tǒng)數(shù)據(jù)幀的最初始位置,插入一個前導(dǎo)序列。這個前導(dǎo)序列由兩個OFDM符號組成,兩個符號放置相同的CAZAC序列。
     改進(jìn)的定時同步算法流程如圖1所示,它主要分為兩個步驟:(1)搜索窗從輸入信號中截取數(shù)據(jù)段,與本地訓(xùn)練序列做卷積,并從卷積結(jié)果中找到超過門限值的峰值;(2)判斷第一步中找到峰值的具體位置,并根據(jù)峰值位置確定數(shù)據(jù)幀的幀頭。

      
1.2  峰值判斷
    根據(jù)式(4)和式(6),在理想信道下,盡管單個峰值的功率是不確定的,但P1和P2兩點(diǎn)處峰值功率的和為恒定值N。在實(shí)際信道中,P1和P2兩點(diǎn)處峰值功率的和也是相對穩(wěn)定的,如圖3所示。
    如果設(shè)定門限值小于兩者的平均值,則第一步中找到的峰值必定是P1和P2之中的一個,這大大降低了第二步檢測的復(fù)雜性。
    記第一步中找到的峰值位置為p,截取兩個數(shù)據(jù)段:p~p+N和p+Nf~p+N+Nf,這里Nf表示OFDM符號的長度。然后利用CAZAC序列很好的相關(guān)特性:

    考慮到時域卷積的復(fù)雜度較高,在卷積模塊實(shí)現(xiàn)過程中將其轉(zhuǎn)換成頻域相乘。故卷積單元又可以細(xì)分為:FFT、ROM、乘法器和IFFT,這4個部分都可以用Xilinx公司提供的IP核來實(shí)現(xiàn)。FFT模塊將搜索窗截取的數(shù)據(jù)段轉(zhuǎn)換到頻域,并與ROM模塊中存儲的本地頻域CAZAC序列進(jìn)行相乘,最終再由IFFT模塊將乘法器的輸出轉(zhuǎn)換到時域。FFT/IFFT模塊的屬性設(shè)置成流水型,這樣兩次卷積計(jì)算之間的時間間隔為N個時鐘周期。而一次卷積計(jì)算又能檢測N個采樣點(diǎn)是否是幀起始位置,故其檢測的速率為1采樣點(diǎn)/時鐘周期。
    式(1)和式(7)中的歸一化操作可以用來避免輸入信號幅度波動對同步性能的影響,其涉及到除法運(yùn)算,這在硬件實(shí)現(xiàn)過程中將會消耗許多Slice和LUT。但如果除數(shù)是2的次冪形式,則在實(shí)現(xiàn)中除法可以用簡單的移位來實(shí)現(xiàn)。故在實(shí)際實(shí)現(xiàn)過程中,將式(1)和式(7)中的除數(shù)轉(zhuǎn)化成:
 
3 定時同步實(shí)現(xiàn)方案性能測試
   定時同步實(shí)現(xiàn)方案應(yīng)用于一個最高傳輸速率為百萬比特每秒量級的OFDM試驗(yàn)系統(tǒng),并在該實(shí)時平臺上進(jìn)行了性能測試??紤]衰減小變化慢的室內(nèi)無線信道作為測試環(huán)境,另外還針對輸入信號幅值異常的情況,對該實(shí)現(xiàn)方案進(jìn)行了驗(yàn)證。測試過程中用到的儀器有示波器、頻譜分析儀和邏輯分析儀,用到的軟件有Chipscope。
3.1 室內(nèi)實(shí)現(xiàn)方案驗(yàn)證
    用Chipscope軟件來檢測定時同步的準(zhǔn)確性,將同步算法找到的幀起始指示信號作為觸發(fā)信號,并讓Chipscope在觸發(fā)信號有效前200個時鐘周期就開始從FPGA芯片中采集數(shù)據(jù)。用這種方法采集出來的幀數(shù)據(jù)如圖7所示。圖中信號波形比較規(guī)律,包絡(luò)比較穩(wěn)定的是CAZAC序列,而其他的則是用戶數(shù)據(jù)。可以看出,CAZAC序列的開頭(同時也是數(shù)據(jù)幀的開頭)正好在第200個采樣點(diǎn)左右,偏差不超過10個采樣點(diǎn)。所以,改進(jìn)的定時同步實(shí)現(xiàn)方案的檢測精度是比較高的。

3.2 輸入信號幅值異常情況下方案驗(yàn)證
    為了檢測改進(jìn)定時同步算法實(shí)現(xiàn)方案在輸入信號幅值異常情況下的工作情況,通過控制射頻單元輸入信號功率調(diào)節(jié)字AGC,人為控制輸入信號幅值的大小。射頻AGC的有效范圍為0~127,其值每增加/減小1,接收信號的功率增加0.5 dB。保持基站發(fā)送功率不變,逐漸將移動臺射頻單元的AGC值從5調(diào)到120,同時在Chipscope軟件上觀測定時同步的情況。
    系統(tǒng)采用14 bit ADC, 可以表示的輸入信號范圍為-8 192~8 191,而系統(tǒng)正常工作下的幅值在1 000左右(如圖9所示)。圖9中,射頻AGC值調(diào)到5時,輸入信號幅值下降了幾乎20多倍,這時輸入信號已經(jīng)不能被用來解調(diào)和譯碼了,但從圖中看,定時同步仍然準(zhǔn)確。圖10中,射頻AGC值調(diào)到120時,采樣信號發(fā)生了溢出,而同步檢測也還能正常工作。

    本文提出了基于循環(huán)卷積的改進(jìn)定時同步算法,在傳輸速率為百萬比特每秒量級的OFDM試驗(yàn)系統(tǒng)中實(shí)現(xiàn)、應(yīng)用并進(jìn)行了驗(yàn)證。定時同步方案聯(lián)合卷積計(jì)算和自相關(guān)計(jì)算,具有尖銳的峰值并能得到很好的同步性能。該算法的檢測速率是傳統(tǒng)相關(guān)算法的N倍,既減少了幀起始位置的捕獲時間,又節(jié)省了實(shí)現(xiàn)過程中的硬件存儲資源。改進(jìn)的定時同步算法在Xilinx公司的Virtex-5 FPGA芯片中實(shí)現(xiàn),其資源消耗小于芯片總資源的20%。該定時同步實(shí)現(xiàn)方案在一個實(shí)時OFDM系統(tǒng)中得到了應(yīng)用,并在室內(nèi)無線環(huán)境和多種特殊情況下驗(yàn)證都能正常工作。
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