OFDM技術以其對抗多徑衰落效應強，頻譜利用率高等優(yōu)點受到越來越多的關注。然而，OFDM系統對定時同步誤差非常敏感，微小的誤差就能造成系統性能急劇下降[1]。

    目前已經有很多國內外文獻針對OFDM系統定時同步算法進行過深入研究。參考文獻[2]提出了一種高速魯棒的定時同步算法，利用訓練序列良好的自相關性完成定時同步。但由于循環(huán)前綴的存在，該算法自相關值會存在一個峰值平臺,使得同步精確不高。MINN H等通過設計特殊的前導序列來獲得更加尖銳的相關峰值[3-4]。
    參考文獻[5]結合自相關和互相關的算法，在低SNR、高頻偏誤差和多徑下仍能獲得較好的性能。這些文獻只是針對算法的研究和仿真，并沒有過多地考慮硬件實現的約束。
    另外一些文獻針對特定的OFDM系統提出了相應的定時同步算法。Perels比較接收信號瞬時功率和一段時間內的平均功率,獲得MIMO系統的定時同步誤差[6]。這種方法的復雜度低，資源消耗少，但其同步準確性會受輸入信號幅度波動影響。還有不少同步實現方案都基于自相關或互相關的算法[7-8]。這些算法中一次相關計算至少消耗N(訓練序列長度)個時鐘周期，但只能檢測一個采樣點是否為幀頭位置，檢測速率較低。故為了獲得定時同步，或者經過多個數據幀的遍歷，或者存儲一幀的數據，而兩者效率都不高。
    參考文獻[9]采用分段算法，利用FFT（Fast Fourier Transform）和IFFT（Inverse FFT）來取代傳統的相關方法。這種算法降低了計算的復雜度，縮短了幀頭的捕獲時間，同時同步的準確性也很高。但這種算法流程比較復雜，不易在硬件設備中實現。
   本文在參考文獻[10]的基礎上，對算法進行了改進，簡化了同步流程，并能在硬件上實現。改進的定時同步算法分為兩步，第一步通過接收信號與本地訓練序列的卷積找到一個峰值;第二步根據峰值位置截取數據段，做自相關計算并確定數據幀起始位置。改進算法數據幀起始位置捕獲時間主要由卷積運算決定。一次卷積運算消耗N個時鐘周期，卻能檢測N個采樣點，其檢測速度遠大于傳統的相關算法。將改進算法的結構細分成多個子模塊，并在Xilinx公司的Virtex-5 FPGA芯片中實現。最后，該方案在Gb/s OFDM 實時系統中得到了應用，并在該平臺上進行了性能驗證。在室內無線信道環(huán)境及輸入信號幅值異常情況下，改進算法的實現方案都能準確、穩(wěn)定地工作。
1 改進的定時同步算法
    本文所提出的改進定時同步算法也是利用前導序列良好的相關特性。在系統數據幀的最初始位置，插入一個前導序列。這個前導序列由兩個OFDM符號組成，兩個符號放置相同的CAZAC序列。
　    改進的定時同步算法流程如圖1所示，它主要分為兩個步驟：(1)搜索窗從輸入信號中截取數據段，與本地訓練序列做卷積，并從卷積結果中找到超過門限值的峰值；(2)判斷第一步中找到峰值的具體位置，并根據峰值位置確定數據幀的幀頭。

      
1.2  峰值判斷
    根據式(4)和式(6)，在理想信道下，盡管單個峰值的功率是不確定的，但P1和P2兩點處峰值功率的和為恒定值N。在實際信道中，P1和P2兩點處峰值功率的和也是相對穩(wěn)定的，如圖3所示。
    如果設定門限值小于兩者的平均值，則第一步中找到的峰值必定是P1和P2之中的一個，這大大降低了第二步檢測的復雜性。
    記第一步中找到的峰值位置為p，截取兩個數據段：p~p+N和p+Nf~p+N+Nf,這里Nf表示OFDM符號的長度。然后利用CAZAC序列很好的相關特性：

    考慮到時域卷積的復雜度較高，在卷積模塊實現過程中將其轉換成頻域相乘。故卷積單元又可以細分為：FFT、ROM、乘法器和IFFT，這4個部分都可以用Xilinx公司提供的IP核來實現。FFT模塊將搜索窗截取的數據段轉換到頻域，并與ROM模塊中存儲的本地頻域CAZAC序列進行相乘,最終再由IFFT模塊將乘法器的輸出轉換到時域。FFT/IFFT模塊的屬性設置成流水型，這樣兩次卷積計算之間的時間間隔為N個時鐘周期。而一次卷積計算又能檢測N個采樣點是否是幀起始位置，故其檢測的速率為1采樣點/時鐘周期。
    式(1)和式(7)中的歸一化操作可以用來避免輸入信號幅度波動對同步性能的影響，其涉及到除法運算，這在硬件實現過程中將會消耗許多Slice和LUT。但如果除數是2的次冪形式，則在實現中除法可以用簡單的移位來實現。故在實際實現過程中，將式(1)和式(7)中的除數轉化成：
 
3 定時同步實現方案性能測試
   定時同步實現方案應用于一個最高傳輸速率為百萬比特每秒量級的OFDM試驗系統，并在該實時平臺上進行了性能測試。考慮衰減小變化慢的室內無線信道作為測試環(huán)境，另外還針對輸入信號幅值異常的情況，對該實現方案進行了驗證。測試過程中用到的儀器有示波器、頻譜分析儀和邏輯分析儀，用到的軟件有Chipscope。
3.1 室內實現方案驗證
    用Chipscope軟件來檢測定時同步的準確性，將同步算法找到的幀起始指示信號作為觸發(fā)信號，并讓Chipscope在觸發(fā)信號有效前200個時鐘周期就開始從FPGA芯片中采集數據。用這種方法采集出來的幀數據如圖7所示。圖中信號波形比較規(guī)律，包絡比較穩(wěn)定的是CAZAC序列，而其他的則是用戶數據?？梢钥闯?，CAZAC序列的開頭(同時也是數據幀的開頭)正好在第200個采樣點左右，偏差不超過10個采樣點。所以，改進的定時同步實現方案的檢測精度是比較高的。

3.2 輸入信號幅值異常情況下方案驗證
    為了檢測改進定時同步算法實現方案在輸入信號幅值異常情況下的工作情況，通過控制射頻單元輸入信號功率調節(jié)字AGC，人為控制輸入信號幅值的大小。射頻AGC的有效范圍為0~127，其值每增加/減小1，接收信號的功率增加0.5 dB。保持基站發(fā)送功率不變，逐漸將移動臺射頻單元的AGC值從5調到120，同時在Chipscope軟件上觀測定時同步的情況。
    系統采用14 bit ADC， 可以表示的輸入信號范圍為-8 192~8 191，而系統正常工作下的幅值在1 000左右（如圖9所示）。圖9中，射頻AGC值調到5時，輸入信號幅值下降了幾乎20多倍，這時輸入信號已經不能被用來解調和譯碼了，但從圖中看,定時同步仍然準確。圖10中，射頻AGC值調到120時，采樣信號發(fā)生了溢出，而同步檢測也還能正常工作。

    本文提出了基于循環(huán)卷積的改進定時同步算法，在傳輸速率為百萬比特每秒量級的OFDM試驗系統中實現、應用并進行了驗證。定時同步方案聯合卷積計算和自相關計算，具有尖銳的峰值并能得到很好的同步性能。該算法的檢測速率是傳統相關算法的N倍，既減少了幀起始位置的捕獲時間，又節(jié)省了實現過程中的硬件存儲資源。改進的定時同步算法在Xilinx公司的Virtex-5 FPGA芯片中實現，其資源消耗小于芯片總資源的20%。該定時同步實現方案在一個實時OFDM系統中得到了應用，并在室內無線環(huán)境和多種特殊情況下驗證都能正常工作。
參考文獻
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[4] Sun Lijun, Huang Lixun. A new timing offset estimation  method for SC-FDE systems[C]. NSWCTC, 2009(1):283-286.
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[9] Zhang Zhiyan. Research and implementation on synchronization of OFDM based communication systems[C].Beijing University of Posts and Telecommunications, Jan. 2011.