富士通半導(dǎo)體（上海）有限公司今日宣布，富士通半導(dǎo)體歐洲（FSEU）已經(jīng)證明可以通過CEI-28G-VSR接口進(jìn)行單信道大于100Gbps的數(shù)據(jù)傳輸，從而將光互聯(lián)論壇(OIF)定義的芯片間電接口數(shù)據(jù)傳輸速率提高到4倍。這項研究成果驗證了在利用為長距離光傳輸系統(tǒng)所開發(fā)的CMOS ADC/DAC轉(zhuǎn)換器技術(shù)后，短距離電信號傳輸所能達(dá)到的數(shù)據(jù)速率。這項研究的關(guān)鍵是比較PAM(脈沖幅度調(diào)制)與DMT(離散多音頻)這兩種多級調(diào)制技術(shù)在此特定信道的優(yōu)劣。FSEU的實驗和演示基于40nm CMOS工藝的65GSps ADC/DAC測試芯片和評估板(“LEIA”DAC用于發(fā)送，“LUKE”ADC用于接收)。

富士通半導(dǎo)體使 OIF CEI-28G-VSR接口的數(shù)據(jù)傳輸速率提高到4倍

對于更高數(shù)據(jù)傳輸速率不斷增長的需求

數(shù)據(jù)中心內(nèi)更高速和更高端口密度的互連對電路板間、背板間以及服務(wù)器間的短距離電信號傳輸提出了更高的速率要求。然而，由于標(biāo)準(zhǔn)電路板材料所帶來的電信號傳播限制，即使是在很短的距離上，利用簡單調(diào)制實現(xiàn)30Gbps的互連也面臨根本性的挑戰(zhàn)。

在光傳輸網(wǎng)絡(luò)中，數(shù)據(jù)容量的增加要求提高核心網(wǎng)的傳輸容量，同時也推動了在對成本、功耗和靈活性更為敏感的城域網(wǎng)中實現(xiàn)更高傳輸速率的需求。在過去的幾年中，基于標(biāo)準(zhǔn)CMOS技術(shù)的高速ADC/DAC和數(shù)字信號處理使相干檢測在核心網(wǎng)、長距離傳輸中得到廣泛應(yīng)用，并且極大地提高了傳輸網(wǎng)絡(luò)的性能和靈活性。隨著市場的發(fā)展，在短距離城域網(wǎng)使用的數(shù)十公里的光纖傳輸上，將有100Gbps(和更高)的傳輸速率需求。

多級調(diào)制支持更高的擴(kuò)展性和靈活性

在以上兩種場景下，使用多級調(diào)制將會實現(xiàn)更高數(shù)據(jù)速率的傳輸。在短距離電互連的場景下，主要動機是提高數(shù)據(jù)容量。在短距離城域連接的場景下，主要動機是降低系統(tǒng)的總成本和總功耗。其關(guān)鍵技術(shù)是降低信號的帶寬（比如10G波特）和使用廉價的低頻光器件，但同時在每個符號上傳輸更多比特的信息，從而保證總的傳輸容量。

適用多級調(diào)制的潛在應(yīng)用范圍非常廣泛；從芯片和模塊之間的幾厘米，到數(shù)據(jù)中心內(nèi)的數(shù)百米，直至幾公里。共同的主題是只要每Gbps的功耗足夠低，非二進(jìn)制信號就可以提供更高的可擴(kuò)展性和靈活性。

富士通是目前100G波分復(fù)用網(wǎng)絡(luò)的主要方案提供者，是推動100G網(wǎng)絡(luò)商用的重要力量。此次演示的成功，為將來芯片與芯片間的超短距超高速互連以及數(shù)據(jù)中心和城域網(wǎng)短距傳輸提供了可能的方案，為下一代高速通信ASIC芯片的實現(xiàn)打開了更大的想象空間。