摘  要： 設(shè)計了一種基于雙核Nios II系統(tǒng)的數(shù)字預(yù)失真器(DPD)。在FPGA中構(gòu)建多查找表結(jié)構(gòu)，實現(xiàn)了基于記憶多項式模型的DPD；采用雙核處理器完成并行RLS算法處理，保證了DPD模型參數(shù)提取過程的執(zhí)行效率。實驗結(jié)果證明，該系統(tǒng)能夠?qū)Ψ诺姆蔷€性進行較好補償。
關(guān)鍵詞： FPGA數(shù)字預(yù)失真器（DPD）；功率放大器（PA）；片上可編程系統(tǒng)（SoPC）；雙核Nios II；并行遞歸最小二乘（RLS）算法

    在現(xiàn)代無線通信系統(tǒng)中，功率放大器（PA）是整個發(fā)射機中最為關(guān)鍵的部件之一。然而，PA固有的非線性特性會對通信質(zhì)量造成嚴(yán)重影響。數(shù)字預(yù)失真技術(shù)作為一種高效的功放線性化方法，近年來得到了廣泛重視和研究[1-4]。
    傳統(tǒng)的數(shù)字預(yù)失真器一般采用FPGA+DSP的方案，結(jié)構(gòu)較為復(fù)雜，成本較高。本文在FPGA芯片中構(gòu)建了SoPC系統(tǒng)，設(shè)計了一個自適應(yīng)數(shù)字預(yù)失真器（DPD），它具有集成度高、成本低等優(yōu)點。同時，采用并行RLS算法提取DPD模型參數(shù)，降低了傳統(tǒng)RLS預(yù)失真算法的復(fù)雜度。采用雙核Nios II并行操作，提升了硬件處理速度，保證了預(yù)失真處理的實時性和敏捷性。
1 DPD多查找結(jié)構(gòu)
    本文采用記憶多項式模型[5]作為DPD的行為模型，表示為：
  

    表 2對比了傳統(tǒng)RLS算法與并行RLS算法在加法和乘法運算量上的差異。相對于傳統(tǒng)RLS算法，并行RLS算法的最大優(yōu)勢在于降低了矩陣維數(shù)，故減小了運算復(fù)雜度。

    從表2可知，并行RLS算法的q值越大，算法復(fù)雜度的優(yōu)化程度越高。然而，多次仿真實驗證明隨著q值的增加，并行RLS算法的收斂速度會變慢，性能也會受到影響。經(jīng)過綜合權(quán)衡后，本文使用q=2時的并行RLS算法，并采用雙核Nios II進行實現(xiàn)，其架構(gòu)如圖2所示。

    在并行RLS算法中，主要的濾波過程和算法更新過程都是完全獨立的，可以在CPU1和CPU2中并發(fā)執(zhí)行。并行RLS算法涉及到的交互數(shù)據(jù)放在共享存儲區(qū)內(nèi)，雙核可以通過互斥機制訪問。
    圖3為基于查找表的DPD在雙核Nios II系統(tǒng)中的實現(xiàn)結(jié)構(gòu)。該系統(tǒng)的工作狀態(tài)可以經(jīng)歷如下階段：

    (1)DPD學(xué)習(xí)過程：DPD不加入傳輸鏈路，基帶信號直接上變頻后輸送至PA，雙核Nios II收集基帶信號和PA反饋信號。
    (2)并行RLS算法處理過程：雙核Nios II按照圖2的步驟求解出DPD模型參數(shù)向量a。
    (3)查找表更新過程：將a的元素值代入方程式，通過雙核Nios II計算出查找表的表項值，并將表項值寫入查找表RAM中，完成更新。
    (4)DPD工作過程：DPD加入傳輸鏈路，構(gòu)成DPD+PA的完整預(yù)失真系統(tǒng)。基帶信號通過查表完成預(yù)失真操作。
3 系統(tǒng)功能驗證
    本實驗中采用的功放的中心頻率為710 MHz，線性增益為43 dB，1 dB壓縮點為-8.5 dBm；DPD模型的多項式階數(shù)為3，記憶深度為2，輸入到PA的測試信號是具有5 MHz帶寬的WCDMA信號。
    通過圖4和表3可見，WCDMA信號在未加入DPD前，其鄰道頻譜干擾嚴(yán)重，ACPR只有19 dB。但加入DPD后，信號的帶外雜散信號得到抑制，且ACPR改善量在15 dB～20 dB之間。同時，加入DPD后系統(tǒng)的NMSE得到明顯改善，WCDMA信號帶內(nèi)失真得到了控制。實驗測試表明，DPD的預(yù)失真效果理想，達到了預(yù)期設(shè)計目的。

    本設(shè)計在FPGA芯片中實現(xiàn)了一個基于雙核Nios II的自適應(yīng)數(shù)字預(yù)失真器（DPD）。該系統(tǒng)穩(wěn)定可靠，能夠?qū)Ψ诺姆蔷€性進行較好的補償，且能夠抑制信號經(jīng)過功放后的帶外頻譜滋生，同時提高了信號在帶內(nèi)頻譜的平坦度。
參考文獻
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