《電子技術(shù)應(yīng)用》
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基于FPGA的可配置FFT_IFFT處理器的設(shè)計與實現(xiàn)
來源：電子技術(shù)應(yīng)用2012年第3期
梁赫西1，陳佑紅2，鄭朝霞2
1.湖北師范學(xué)院 教育信息與技術(shù)學(xué)院，湖北 黃石435002； 2.華中科技大學(xué) 電子科學(xué)與技術(shù)系，湖北 武漢430074
摘要： 設(shè)計實現(xiàn)了一種用于P2P移動無線通信手持終端產(chǎn)品。該設(shè)計采用優(yōu)化的單碟形4路并行結(jié)構(gòu)，兼容802.11g協(xié)議，可配置完成64點、256點、1 024點的FFT-IFFT處理器，設(shè)計以Xilinx公司的Virtex-2系列的XC22V500芯片為硬件平臺。通過大量實際信號與數(shù)據(jù)的聯(lián)合調(diào)試，表明了設(shè)計的正確性及實用性。
關(guān)鍵詞： 可配置 FFT-IFFT P2P 無沖突地址
中圖分類號： TN92
文獻標(biāo)識碼： A
文章編號： 0258-7998(2012)03-0057-03
Design and implementation of FFT_IFFT processor based on FPGA
Liang Hexi1，Chen Youhong2，Zheng Zhaoxia2
1.College of Educational Information and Technology,Hubei Normal University, Huangshi 435002，China； 2.Department of Electronic Science and Technology,Huazhong University of Science and Technology, Wuhan 430074，China
Abstract： In this paper, a configurable FFT-IFFT processor adopting optimized single butterfly 4 parallel structure is proposed to implement 64/256/1024 points operation. This processor is designed for a P2P wireless terminal compatible with 802.11g protocol. The hardware developing platform is Virtex-II series FPGA XC22V500 of Xilinx. The design is verificated to be correct and practical via joint debugging with large amounts of real signals and data.
Key words : configurable；FFT-IFFT；P2P；non-conflicting address

    目前，正交頻分復(fù)用OFDM(Orthogonal Frequency Division Multiplexing)技術(shù)已經(jīng)成為未來寬帶無線接入系統(tǒng)的基本實現(xiàn)技術(shù)之一，其抗多徑衰落和高頻帶利用率的優(yōu)點被廣泛應(yīng)用于無線通信系統(tǒng)中，是解決高速數(shù)據(jù)在無線信道中傳輸?shù)氖走x方案[1]。

    FFT_IFFT處理器是OFDM系統(tǒng)中數(shù)據(jù)處理的核心單元，是OFDM系統(tǒng)中數(shù)據(jù)正交調(diào)制和解調(diào)的關(guān)鍵。本文設(shè)計實現(xiàn)了一種用于P2P移動無線通信手持終端產(chǎn)品，采用單碟形4路并行結(jié)構(gòu)，兼容802.11g協(xié)議，可配置FFT_IFFT處理器，在處理速度、實現(xiàn)面積、功耗方面均滿足802.11g系統(tǒng)及手持移動無線通信終端的要求。

   

2.2 FFT/IFFT可配置方案
    由基4算法分析可知，要分別完成1 024、256、64點的FFT計算，需要的迭代級數(shù)分別為5、4、3級。由于1 024點的FFT運算可分解為4個256點的FFT運算，而256點的FFT運算又可分為4個64點的FFT運算，64點的FFT運算經(jīng)過3級迭代就可求出?？梢酝ㄟ^簡單的模式控制實現(xiàn)多點數(shù)的配置，如圖2所示。其中5級蝶形計算單元，每級蝶形單元結(jié)構(gòu)一致，采用順序蝶形計算，當(dāng)選擇模式0時，數(shù)據(jù)直接送入第一級，進行1 024點的5級運算；選擇模式1時，數(shù)據(jù)通過選擇器跳過第1級，數(shù)據(jù)送入第2級，從而完成256點的4級迭代運算；選擇模式2時，數(shù)據(jù)通過選擇器跳過第1級和第2級，數(shù)據(jù)送入第3級，從而完成64點的三級迭代運算。這樣就可以正確簡單地實現(xiàn)系統(tǒng)要求的配置要求。

 

 

2.3 基本蝶形運算單元設(shè)計
    蝶形運算單元的設(shè)計是整個FFT/IFFT處理器設(shè)計的關(guān)鍵。完成蝶形運算的一次復(fù)數(shù)乘法包含4次實數(shù)乘法和2次實數(shù)加、減法，如果將乘數(shù)擴大1位，可將計算化簡為3次實數(shù)乘和5次實數(shù)加/減法。為了提高處理速度，本設(shè)計采用四級流水線處理方式，有效地減小了關(guān)鍵路徑時延。蝶形單元的數(shù)據(jù)從RAM輸入及輸出到RAM需要2個時鐘周期，這里引入2級流水；對輸入數(shù)據(jù)的實部和虛部分開并行計算，一次復(fù)數(shù)乘法只需3個乘法累加器即可完成，用4個加法器及4個減法器即可完成基4蝶形單元后續(xù)數(shù)據(jù)處理，再次引入二級流水。整個蝶形單元處理時間為4個周期，采用四級流水線結(jié)構(gòu)后，以較小的資源代價有效提高了處理器的時鐘頻率。
2.4 乒乓RAM設(shè)計
    為了滿足無線移動通信要求，實現(xiàn)對連續(xù)數(shù)據(jù)流和突發(fā)數(shù)據(jù)流的處理，本文設(shè)計的FFT/IFFT處理器采用了輸入、輸出雙乒乓結(jié)構(gòu)，保證了系統(tǒng)高吞吐率的要求。設(shè)計共使用4組RAM（RAM0～RAM3），每組RAM劃分為4塊存儲器。輸入數(shù)據(jù)寫入RAM0組中的4塊存儲器，寫完后開始寫入RAM1，與此同時，從RAM0組中讀出數(shù)據(jù)送入蝶形單元進行計算，其結(jié)果按照同址計算規(guī)則寫回相應(yīng)的地址，直到M級蝶形運算完成后，最終的計算結(jié)果寫入RAM2。RAM2寫滿后，即可從RAM2讀出計算結(jié)果，同時RAM1組中的數(shù)據(jù)將被讀出送入蝶形單元進行運算，其運算結(jié)果按照同址運算規(guī)律送回RAM1存儲，M級蝶形運算完成后，最終結(jié)果寫入RAM3組，RAM3寫滿后即可從中讀出運算結(jié)果。
2.5 無沖突并行地址設(shè)計[4]
    4路并行數(shù)據(jù)處理結(jié)構(gòu)需要保證每次讀取的一組數(shù)據(jù)分別存儲在不同的RAM中，否則在數(shù)據(jù)讀取時會產(chǎn)生地址沖突[5]。本設(shè)計中RAM地址采用二維地址，其中地址x表示每塊RAM中數(shù)據(jù)地址，y表示數(shù)據(jù)來自RAM塊的標(biāo)號。
   
   
3 FPGA實現(xiàn)及測試分析
    本文FFT/IFFT處理器采用Verilg硬件語言描述，在Mentor公司的Modelsim仿真平臺上進行了RTL功能仿真及時序仿真，其結(jié)果與Matlab仿真結(jié)果進行比較顯示正確。處理器采用了Xilinx 公司Virtex-Ⅱ xc22v500 芯片進行了驗證，在SMIC COMS 0.18 ?滋m工藝下對設(shè)計的處理器進行了綜合仿真。結(jié)果顯示：完成64點16 bit符號數(shù)復(fù)數(shù)FFT運算只需要50個時鐘周期，完成256點FFT運算需要256個時鐘周期，最大時鐘頻率可以達(dá)到167 MHz，處理器的單元核心面積為1.4 mm2。設(shè)計完全滿足了無線移動手持終端設(shè)備高速小面積的設(shè)計要求。
參考文獻
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