ADV7125有3個視頻數據寄存器DATA REGISTER和一個視頻控制寄存器POWER-DOWN MODE。數據寄存器的3個輸入端分別連接紅綠藍三色的數字視頻信號，數據寄存器后面緊跟數模轉換單元，將數字信號轉換為模擬信號；控制寄存器將數字的消隱信號、同步信號轉換合并。數模轉換后的模擬視頻信號和控制寄存器輸出的同步、消隱控制信號共同作為ADV7125的輸出信號，此輸出信號大小受Rset端和地之間接入的外加電阻RSET大小的控制。

　　2 ADV7125芯片用于VGA轉換的基本原理

　　ADV7125芯片用于VGA轉換的基本原理是，將S3C2440輸出的數字視頻信號轉換為模擬的VGA輸出信號，模擬的VGA輸出信號的大小受ADV71 25芯片外圍參考電壓VREF和外加電阻RSET的控制，(VREF和RSET的具體接法如圖4所示)其關系如下：

　　式中IOG、IOR、IOB分別代表綠、紅、藍三色信號的幅度。當不用復合同步信號時，需要把端連接低電平，這時IOG的關系式同式(2)。

　　上式中的是ADV7125的一個附加信號控制端，ADV7125的另外一個附加信號控制端是(消隱信號控制端)。和都是在時鐘上升沿被鎖存，保證像素數據流的同步。和的功能是：通過視頻同步信號的編碼，影響VGA視頻信號的輸出。通過在模擬輸出端口內部加了一個加權電流，實現此功能。這個電流的有無，由和邏輯輸入判定。

　　圖2說明了當和兩者都為高電平時，IOR和IOB兩者與IOG的對比。

　　表1詳細說明了和對模擬輸出的影響。該表是在VREF=1．235 V，RSET=530 Ω，RLOAD=37．5Ω的條件下測量的。

　　對應圖2和表1可得到以下結論：

　?、佼擨OR、IOG、IOB三端的DAC輸入為0x00時，代表屏幕最黑，此時對應圖2為 LEVEL，對應表1為第7行。從圖2左面列表可以看到，IOR、IOB端的電流、電壓分別是0mA、0V，IOG端的電流、電壓分別是7．2 mA、0．271 V。即電流相差7．2 mA。

　?、诋擨OR、IOG、IOB三端的DAC輸入為0xFF時，代表屏幕最白，此時對應圖2為WHITE LEVEI，對應表1為第2行。從圖2左面列表可以看到，IOR、IOB端的電流、電壓分別是18．67 mA、0．7 V，IOG端的電流、電壓分別是26．0 mA、0．975 V。即電流相差7．3 mA。

　　從表1，可以得到以下的結論：

　?、佼?img alt="c.jpg" border="0" height="14" src="http://files.chinaaet.com/images/20110822/b7ed32bf-23d0-4583-ae14-4883a9ab0e5f.jpg" width="35" />和都為高電平(為1)時，IOG端口的白電平信號的電流，要比IOR、IOB端口同樣情況下的電流高出7．3mA左右；視頻信號電流、黑電平信號的電流，要比IOR、IOB端口同樣情況下的電流高出7．2 mA左右。

　?、诋?img alt="c.jpg" border="0" height="14" src="http://files.chinaaet.com/images/20110822/2a508bb0-e924-4baa-8e35-52e8a3fb5c92.jpg" width="35" />為低電平(為0)、任意時，同樣的DAC輸入條件下，IOR、IOB、IOG三端的輸出信號電流大小是完全一樣的。

　?、郛?img alt="b.jpg" border="0" height="13" src="http://files.chinaaet.com/images/20110822/34680c30-7ac5-4a4d-8384-8e13f56e6c5f.jpg" width="40" />為低電平(為0)時，無論DAC輸入是多少，IOR、IOG、IOB三端的輸出信號均對應于高／低的同步無效／有效黑電平。

　　3 VGA接口設計

　　根據需要，把LCD信號轉換為VGA信號，轉換時必須根據VGA信號的時序進行轉換。VGA信號一共包括5部分，分別是紅(R)、綠(G)、藍(B)三色信號和行(H)、場(V)同步信號，紅(R)、綠(G)、藍(B)三色信號和行(H)、場(V)同步信號根據S3C2440的配置時序，由S3C2440以數字信號的形式輸出，之后由ADV7125對紅(R)、綠(G)、藍(B)三色信號進行轉換，行(H)、場(V)同步信號直接進入VGA接口中，不需要轉換。下面分別介紹VGA信號的時序、硬件連接、軟件設計以及注意事項。

　　3．1 VGA時序信號

　　以分辨率為640x480、刷新頻率為60 Hz、16位的彩色顯示模式為例，VGA信號的掃描時序如圖3所示。

　　在場掃描時序中，VSYNC為場同步信號，Tvsync是指顯示器掃描1幀完整畫面需要的時間，大小為16 667μs；VSYNC信號每場有525行，其中480行為有效顯示行，45行是場消隱期。場消隱期包括場同步時間(低電平場同步脈沖)twv(2行／63μs)、場消隱前肩tHV(13行／412μs)、場消隱后肩tVH(30行／952 μs)，共45行。

　　在行掃描時序中，HSYNC為行同步信號，Thsync是指顯示器掃描一行需要的時間，大小為31．75μs，該周期通過Hsync(行同步脈沖)來同步，脈沖的寬度tWH=3．81μs。每顯示行包括800點，其中640點為有效顯示區(qū)，160點為行消隱期(是非顯示區(qū))。行消隱期包括行同步時間tWH(3．81μs)，行消隱前肩tHC(0．516μS)和行消隱后肩tCH(1．786μs)，共160個點時鐘。

　　3．2 S3C2440和ADV7125的電路連接

　　設計中主要使用S3C2440處理器的LCD控制器接口，它主要通過DMA方式占用系統(tǒng)總線，支持彩色TFT液晶屏，支持16 bbp無調色真彩。LCD接口數據的低8位，中間8位和高8位分別與ADV7125芯片的BLUE信號、GREEN信號和RED信號相連，這樣就完成了S3C2440處理器與ADV7125芯片之間數字信號的傳輸。ADV7125芯片的時鐘信號采用LCD接口的時鐘信號，信號與VM(VSDN)信號相連接，同步信號接地。COMP端用于內部參考運放的補償，用0．1μF的陶瓷電容連接在COMP與模擬電源VAA之間，防止自激振蕩以增加穩(wěn)定性。采用AD1580作為參考電壓，AD1580輸出信號穩(wěn)定，能夠很好地滿足電路設計的需要。RSET引腳與地之間接一個530 Ω的電阻，用來控制視頻信號的滿幅度。在圖像系統(tǒng)中，不會自動產生復合同步信號，利用本設計可以實現視頻同步信息編碼直接進入綠色信道。如果不需要，把輸入端與邏輯低電平相連。S3C2440和ADV7125的電路連接如圖4所示。其中VD0、VD1、…VD23、VDEN、CLK、HSYNC、VSYNC為S3C2440的輸出端。 　　

　　3．3 電路連接需要注意的問題

　　ADV7125可以用于灰度視頻信號輸出。例如：僅用于1個通道進行視頻輸出，這時其他兩個不用的視頻數據信道都應該與邏輯0相連，不用的模擬輸出應該與使用的信道一樣連接相同的負載。

　　為了實現ADV7125的最優(yōu)噪聲性能，對PCB的設計必須特別注意。ADV7125電源和地線上的噪聲應該優(yōu)化?？梢酝ㄟ^屏蔽數字輸入和提供好的退耦達到這一點。VAA和GND的引線長度應該盡量短，這樣可以減小電感環(huán)路。在設計PCB時應盡量把模擬地與數字地分開，地線應該通過1個磁珠與PCB大面積鋪地相連，并且磁珠應該盡可能的靠近ADV7125器件的地引腳。電路中使用的電容應該盡可能的靠近對應引腳，并且電容的引線應該盡可能的短，這樣可以減小引線電容。由于使用頻率非常高，時鐘引線應盡可能地短，這樣可以減小噪聲的抖動。視頻輸出信號應該由數字地平面覆蓋，這樣可以增大高頻電源抑制比。

　　由于模擬RGB信號采用高阻電流源輸出方式，可以直接驅動75 Ω的同軸傳輸線。長于10 m的電纜可能會對高頻模擬輸出脈沖衰減。使用輸出緩沖可以補償電纜的失真。這些緩沖器在整個輸出電壓擺幅期間，必須有足夠的電流。常見的有AD84x系列的單片運放。在較高的頻率下(如80 MHz)，推薦使用AD848。其典型增益電路如圖5所示。

　　通過簡單的計算可以得知其增益為：GAIN=1+Z1／Z2。改變緩沖電路的增益器件Z1、Z2來滿足所要求的視頻電平。

　　3．4 相關的軟件設置

　　下面以簡單的測試程序為例來說明相關軟件的編寫。

　　軟件設計的基本流程如圖6所示。具體過程如下：

　　①首先對LCD的功能寄存器進行初始化，主要設置LCD控制寄存器1～5，LCD緩沖區(qū)起始地址控制寄存器；屏蔽LCD中斷。

　?、谄浯螌CD的輸出時序(VGA信號時序)進行設置。設置分辨率、周期、前(后)信號、同步脈沖。

　?、墼俅问菍σ曨l信號進行設置，主要是使能LCD視頻信號的輸出。

　　④用一幅圖像的輸出來測試VGA的顯示是否正常。

　　  主要代碼如下所示：

　　結語

　　本文結合S3C2440處理器和ADV7125芯片的特點，介紹了LCD轉VGA方案，該方案簡單易行，適用于嵌入式系統(tǒng)設備的VGA信號輸出。ADV-7125芯片有多種頻率可供選擇。本設計也可以用于灰度級輸出的信號中，在此基礎上進行一些簡單的修改，可以滿足高分辨率，高刷新頻率的環(huán)境要求。