《電子技術(shù)應(yīng)用》
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3-DES IP核的VerilogHDL設(shè)計
王甫莉1, 陳 健1, 郭晉亮2
摘要: 首先介紹了3-DES算法的加密/解密原理,在此基礎(chǔ)上,采用流水線技術(shù),設(shè)計了一種高速的3-DES加/解密IP核,并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯(lián),為該IP核設(shè)計了輸入輸出控制信號,同時將其下載到FPGA中進行驗證,獲得了良好的性能。
Abstract:
Key words :

摘 要:首先介紹了3-DES" title="3-DES">3-DES算法的加密/解密原理,在此基礎(chǔ)上,采用流水線技術(shù)" title="流水線技術(shù)">流水線技術(shù),設(shè)計了一種高速的3-DES加/解密IP核,并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯(lián)" title="互聯(lián)">互聯(lián),為該IP核設(shè)計了輸入輸出控制信號" title="控制信號">控制信號,同時將其下載到FPGA中進行驗證,獲得了良好的性能。
關(guān)鍵詞:3-DES  IP  流水線

 

3-DES IP核的VerilogHDL設(shè)計.pdf

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