基于EPIC技術(shù)的密碼處理器體系結(jié)構(gòu)研究與設(shè)計
所屬分類：技術(shù)論文
上傳者：aet
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文檔介紹：以分組密碼和摘要算法為研究對象，結(jié)合處理器體系結(jié)構(gòu)的特點，研究了能夠高效靈活實現(xiàn)多種分組密碼和摘要算法的處理器體系結(jié)構(gòu)。通過分析現(xiàn)有分組密碼算法的運算和結(jié)構(gòu)特點，從實現(xiàn)方式的靈活性和高性能角度出發(fā)，提出了一種基于顯式并行指令計算結(jié)構(gòu)且性能和靈活性達到了折衷的可編程密碼微處理器體系結(jié)構(gòu)。給出了系統(tǒng)的整體架構(gòu)、可重構(gòu)運算單元的設(shè)計方案及其指令系統(tǒng)的設(shè)計，以及用硬件描述語言Verilog實現(xiàn)后的硬件測試參數(shù)。
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