基于CPLD的光電編碼器快速運(yùn)算電路設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：aet
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文檔介紹：主要運(yùn)用Quartus 5.1軟件開發(fā)平臺(tái)，利用VHDL語言編程和仿真，基于Altera公司MAXⅡ系列CPLD芯片EPM1270T144C5實(shí)現(xiàn)了硬件六十進(jìn)制壓縮BCD碼加減運(yùn)算功能。將設(shè)計(jì)的CPLD電路應(yīng)用到光電編碼器電路中，實(shí)現(xiàn)光電編碼器的快速運(yùn)算，提升了位置檢測(cè)系統(tǒng)的動(dòng)態(tài)性能指標(biāo)。詳細(xì)介紹了電路的原理、設(shè)計(jì)思路和軟件設(shè)計(jì)，分析了目前設(shè)計(jì)中的不足之處，提出了部分改進(jìn)建議。
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