基于 FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
所屬分類：參考設(shè)計
上傳者：chenyy
文檔大?。?span>488 K
標(biāo)簽： FPGA
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文檔介紹：實現(xiàn)數(shù)據(jù)的高速大容量存儲是數(shù)據(jù)采集系統(tǒng)中的一項關(guān)鍵技術(shù)。本設(shè)計采用Altera 公司Cyclone系列的FPGA 完成了對DDR SDRAM 的控制，以狀態(tài)機(jī)來描述對DDR SDRAM 的各種時序操作，設(shè)計了 DDR SDRAM 的數(shù)據(jù)與命令接口。用控制核來簡化對DDR SDRAM 的操作，并采用自頂至下模塊化的設(shè)計方法，將控制核嵌入到整個數(shù)據(jù)采集系統(tǒng)的控制模塊中，完成了數(shù)據(jù)的高速采集、存儲及上傳。使用開發(fā)軟件Quartus II 中內(nèi)嵌的邏輯分析儀SignalTap II 對控制器的工作流程進(jìn)行了驗證和調(diào)試。最終采集到的數(shù)據(jù)波形表明，完成了對DDR SDRAM 的突發(fā)讀寫操作，達(dá)到了預(yù)期設(shè)計的目標(biāo)。
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