基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大?。?span>243 K
所需積分：0分積分不夠怎么辦？
文檔介紹：針對(duì)319卷積編碼，提出一種Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過(guò)有效的時(shí)鐘和存儲(chǔ)介質(zhì)復(fù)用，實(shí)現(xiàn)了高速并行的譯碼功能，并利用Verilog語(yǔ)言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實(shí)現(xiàn)。
現(xiàn)在下載
VIP會(huì)員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。