利用高級(jí)Cyclone III FPGA PLL提高靈活性 加集成度技術(shù)白皮書
所屬分類：白皮書
上傳者：serena
文檔大小：296 K
標(biāo)簽： FPGA
所需積分：0分積分不夠怎么辦？
文檔介紹：在使用FPGA 時(shí)，經(jīng)常忽略了它的一個(gè)優(yōu)點(diǎn)——能夠集成時(shí)鐘解決方案。這種集成能力不但降低了系統(tǒng)成本，而且最新的65-nm Altera®Cyclone®III FPGA 支持高級(jí)時(shí)鐘管理和鎖相環(huán)(PLL)技術(shù)，因此，還極大地提高了設(shè)計(jì)靈活性。設(shè)計(jì)人員利用Cyclone III 時(shí)鐘管理功能，管理整個(gè)FPGA 和電路板的時(shí)鐘系統(tǒng)。而且，由于Cyclone III PLL 集成在FPGA 中，可以利用Altera 的Quartus®II 設(shè)計(jì)環(huán)境，輕松進(jìn)行設(shè)置和配置。
現(xiàn)在下載
VIP會(huì)員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。