一種改進(jìn)Turbo碼譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大小：220 K
標(biāo)簽： FPGA
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文檔介紹：提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時(shí)的方法，通過(guò)并行計(jì)算前向狀態(tài)度量和后向狀態(tài)度量，將半次迭代譯碼延時(shí)縮短一半，而譯碼性能沒(méi)有損失，同時(shí)也減小了硬件實(shí)現(xiàn)中的時(shí)序控制復(fù)雜度。仿真表明，該方法有效降低了譯碼的延時(shí)，并且性能沒(méi)有損失，具有較高的實(shí)用價(jià)值。
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