基于AVS的變字長(zhǎng)解碼器的設(shè)計(jì)及其FPGA驗(yàn)證
所屬分類：技術(shù)論文
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文檔介紹：提出了一個(gè)完整的AVS變字長(zhǎng)解碼器的硬件架構(gòu)，在設(shè)計(jì)中采用加入FIFO的方法構(gòu)成流水結(jié)構(gòu)，并盡量減少變字長(zhǎng)解碼器中各子模塊的運(yùn)行節(jié)拍，大大提高了系統(tǒng)的運(yùn)行速度。本設(shè)計(jì)已經(jīng)通了FPGA驗(yàn)證。該變字長(zhǎng)解碼器不僅可以成為其他AVS解碼器的硬件加速器，同時(shí)由于視頻編解碼標(biāo)準(zhǔn)的相似性，稍加改動(dòng)即可應(yīng)用在其他的視頻標(biāo)準(zhǔn)中。
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