O 引言
    在混合信號集成電路系統(tǒng)中，模／數(shù)轉(zhuǎn)換器(ADC)是一個關(guān)鍵的模塊。許多現(xiàn)代應(yīng)用，如數(shù)字便攜設(shè)備、視頻處理及無線通信等，都要求具有高采樣率、低功耗" title="低功耗">低功耗的模／數(shù)轉(zhuǎn)換器。同時，由于許多模／數(shù)轉(zhuǎn)換器被使用在電池供電的便攜式設(shè)備中，降低其功耗就變得越加重要。對于10 b，1 MSPS以上的ADC系統(tǒng)而言，流水線結(jié)構(gòu)是一種合適的設(shè)計方案。在此闡述了能夠滿足10位精度、100 MHz采樣率的流水線結(jié)構(gòu)ADC，并且運(yùn)用了相鄰兩級共用一個運(yùn)放的運(yùn)放共享技術(shù)和逐級電容縮減技術(shù)來減小功耗和面積。該模／數(shù)轉(zhuǎn)換器中采用了低功耗增益提高運(yùn)算放大器和動態(tài)比較器等元件，也更好的降低了功耗。

1 ADC電路結(jié)構(gòu)
    1．5位／級結(jié)構(gòu)的ADC具有許多優(yōu)點，首先每級多產(chǎn)生一位冗余位來進(jìn)行數(shù)字冗余修正，大大減小比較器失調(diào)造成的影響。其次較小的單級分辨率可以獲得較高的速度。1．5位／級結(jié)構(gòu)的單級閉環(huán)增益為2，開關(guān)電容電路可以具有較小的負(fù)載電容和反饋因子，因此每級可以獲得較大的帶寬。所以本電路采用1．5位／級級聯(lián)的結(jié)構(gòu)。

    圖1為本文所采用的流水線ADC結(jié)構(gòu)，采用了每級1．5位流水線級級聯(lián)。最前端是一個高性能采樣保持電路，雖然采樣保持電路需要消耗大量的功耗，但它能夠較好地減小由于MDAC和子ADC之間的采樣信號失配造成的孔徑誤差，可以使得電路性能得到較大提高。依次級聯(lián)8個相同的1．5位／級結(jié)構(gòu)MDAC，最后一級是一個2位的FLASH ADC。所得到的18位數(shù)字輸出依次經(jīng)過時間對齊電路和數(shù)字校正電路，經(jīng)過數(shù)字校正后得到所需要的10位數(shù)字輸出。
    如圖1所示，電路采用相鄰級運(yùn)算放大器共享技術(shù)，后面的8個MDAC僅需要4個運(yùn)算放大器。為了更好地降低功耗，電路使用了逐級電容縮減技術(shù)。電路中的Stage 1＆2和Stage 3＆4采用了相同的運(yùn)算放大器，Stage 5＆6和Stage 7＆8進(jìn)行了縮減，縮減因子為0．7。
1．1 采樣保持電路結(jié)構(gòu)
    圖2為電容翻轉(zhuǎn)型采樣保持電路的結(jié)構(gòu)圖。相對于電荷轉(zhuǎn)移型的采保電路，這種結(jié)構(gòu)具有較大地反饋系數(shù)和較少的電容，使得電路具有實現(xiàn)面積小，噪聲低，功耗低，保持相建立時間短等優(yōu)點，因而更適合于高速的流水線ADC。

    該電路工作在采樣和保持2個階段：采樣階段，clkl，clkl_p，clkl_pp為高電平，clk2為低電平，此時輸入信號存儲在電容上，clkl_PP先于clkl_p和clkl截止，clkl_p先于clkl，采用2個提前截至的時鐘波形是為了減小圖中采樣開關(guān)的溝道電荷注入的影響。保持階段，clkl，clkl_p，clkl_PP為低電平，clk2為高電平，存儲于采樣電容的電荷傳輸至采樣保持電路的輸出并驅(qū)動下級負(fù)載。該電路的閉環(huán)增益為1。
    由于開關(guān)的開關(guān)電阻和電荷注入會對電路產(chǎn)生巨大的影響，圖2中的輸入采樣開關(guān)采用了柵壓自舉開關(guān)，這樣可以較大的避免與輸入信號相關(guān)的電荷的注入。
1．2 運(yùn)放共享技術(shù)
    根據(jù)流水線ADC工作的原理，從時序上來看，單個的MDAC中的運(yùn)放只有在保持相處于放大狀態(tài)。而且前一級的保持與后一級的采樣同時進(jìn)行，整個ADC在全同步時鐘控制下運(yùn)行。在采樣相時，運(yùn)放處于失調(diào)消除狀態(tài)，對電路不能產(chǎn)生任何作用，但同時運(yùn)放仍要消耗大量的靜態(tài)功耗。所以采用運(yùn)放共用技術(shù)很明顯能夠減少一半的運(yùn)放，減小大量的功耗。
    圖3為運(yùn)算放大器共用技術(shù)的原理圖。相對于普通結(jié)構(gòu)MDAC的流水線ADC，該改進(jìn)結(jié)構(gòu)的ADC兩級共用一個運(yùn)放。在時鐘相clkl時，n級采樣余量信號為Vres(n-1)，n+1級利用運(yùn)放處于保持狀態(tài)。但當(dāng)下一個相位時，n級利用同一個運(yùn)放進(jìn)入保持狀態(tài)，而n+1級則采樣為Vres(n)，也就是n級的余量輸出。圖3中只給出了單端結(jié)構(gòu)，實際的電路一般都為全差分結(jié)構(gòu)。

    但是，運(yùn)放共用技術(shù)存在2個缺點：一是該技術(shù)需引入新的開關(guān)，進(jìn)而引入了串聯(lián)電阻，該串聯(lián)電阻與運(yùn)算放大器的輸入電容結(jié)合，影響了增益級的建立時間。在高采樣頻率情況下，通常通過增大開關(guān)的寬長比來減小串聯(lián)電阻，但是增加了開關(guān)引入的非線形和失調(diào)即溝道電荷注入、時鐘饋通。二是運(yùn)算放大器的輸入失調(diào)沒有時間置零。因此由于放大器的有限增益，每次輸入采樣值均受前次采樣的影響，同時放大器總是工作在保持狀態(tài)下，其引入的失調(diào)電壓和1／f噪聲亦不能消除。從而影響電路的性能。
    在本設(shè)計中，為了避免由于運(yùn)放沒有失調(diào)消除的過程而產(chǎn)生誤差累積的問題，通過增加一個失調(diào)消除開關(guān)和增加一個失調(diào)消除脈沖，可以較好地解決這個問題。
    如圖3中所示，clkA時鐘為運(yùn)放輸入失調(diào)消除時鐘相，clkl與clk2為整個ADC電路所用的兩相不交疊時鐘。由于在運(yùn)放共享結(jié)構(gòu)中，運(yùn)放在clkl與clk2兩相均處于保持狀態(tài)的負(fù)反饋中。為了不改變電路結(jié)構(gòu)和時鐘相，在clkl與clk2均為低的時候，引入一個新的時鐘脈沖clkA，來開啟運(yùn)放輸入端連接到地的一個開關(guān)進(jìn)行失調(diào)消除。通過這樣在兩相不交疊時鐘間隙增加一個失調(diào)消除脈沖，較好的解決了運(yùn)放共享結(jié)構(gòu)中輸入失調(diào)累積所造成的影響。

2 電路設(shè)計實現(xiàn)
2．1運(yùn) 算放大器的設(shè)計
    為了達(dá)到10位以上的線性度，放大器的開環(huán)放大倍數(shù)至少大于60 dB；為了滿足100 MHz的采樣頻率，放大器的穩(wěn)定時間需小于5 ns。鑒于上述要求，本文設(shè)計的運(yùn)放為折疊式全差分共源共柵結(jié)構(gòu)，并采用增益增強(qiáng)技術(shù)(gain-boost)來提高增益。盡管折疊式共源共柵運(yùn)放與套筒式共源共柵運(yùn)放相比較具有功耗大、折疊點處寄生電容較大等缺點，但它卻具有高擺幅的優(yōu)點，尤其是它的輸出范圍不會受到共模輸入電壓的影響。這對模／數(shù)轉(zhuǎn)換器的動態(tài)范圍的提高是非常有幫助的。
    本文通過調(diào)整電路參數(shù)，以得到優(yōu)化的電流，使其恰好同時滿足轉(zhuǎn)換速率和建立時間對放大器電流的要求。傳統(tǒng)的設(shè)計方法只是經(jīng)驗性的使轉(zhuǎn)換速率約為1／2個采樣周期的1／3～1／4，因此，它比傳統(tǒng)設(shè)計方法具有更小的功耗。
    運(yùn)放電路如圖4所示，運(yùn)放的增益為：
    

    圖4中Ap，An分別為增益增強(qiáng)的輔助運(yùn)放，輔助運(yùn)放同樣采用折疊式共源共柵結(jié)構(gòu)?？梢娫鲆嬖鰪?qiáng)技術(shù)引入了輔助放大器無疑極大的提高了主放大器的增益，但是它也在放大器的傳輸函數(shù)中引入了一對零極點對(pole-zero doublet)。盡管它對放大器的頻率響應(yīng)沒有影響，但卻影響了放大器時域響應(yīng)。一般要求輔助放大器的單位增益帶寬至少與主放大器的帶寬相等或稍大，此外要求它的次主極點盡可能大，也就是它的相位裕度要求75°以上。

    由于全差分結(jié)構(gòu)需要共模反饋電路來穩(wěn)定輸出的共模電平。常見的開關(guān)電容共模反饋電路在兩個相位時引入不同的電容負(fù)載，這會增加電路的失真和諧波。而連續(xù)型共模反饋電路雖然能夠在雙相時都正常工作，但同時會增加開關(guān)電容電路的功耗和影響運(yùn)放輸出擺幅。
    本文采用圖4中的雙相開關(guān)電容共模反饋電路，這樣的電路適合本電路采用運(yùn)放共享技術(shù)以后，運(yùn)放需要雙相工作的特點。
    該共模反饋電路通過增加2個電容和三組開關(guān)，使得共模反饋電路能雙相工作。其中C1，C2的取值對共模反饋相當(dāng)重要，較大的C2可以使共模電壓更加精確，而C1和C2的比值又決定了共模反饋建立的時間。
    運(yùn)算放大器的幾個性能參數(shù)見表1。

2．2 改進(jìn)的柵壓自舉采樣開關(guān)
    采樣開關(guān)對整個電路的性能有著至關(guān)重要的作用，較大的開關(guān)會使得電荷注入、時鐘饋通效應(yīng)更加顯著，而較小的開關(guān)又由于導(dǎo)通電阻過大，引入一個極點。
    圖5為本文采用的柵壓自舉開關(guān)，電路原理為：假設(shè)采樣時鐘的高電平等于電源電壓VDD，低電平為O，那么電路上電一個時鐘周期后，C1，C2均充電到VDD。因此M3的柵極低電平為VDD，高電平為2VDD的方波信號。在ψ為高電平時，M3和M12同時導(dǎo)通，使電容C3充電至電源電壓VDD。

    此時M10，M7導(dǎo)通，M11的柵極通過M7和M10與地相連，M11處于斷開狀態(tài)。當(dāng)為低電平時，M10，M3，M12斷開，M8，M9導(dǎo)通，這樣C2上的電壓VDD加到M11的柵源兩端，VGS=VDD。因此ψ為高電平時，這個柵壓自舉開關(guān)導(dǎo)通，ψ為低電平時柵壓自舉開關(guān)斷開。
    在此采樣保持電路和前兩級MDAC電路的采樣開關(guān)均采用了上圖所示的柵壓自舉開關(guān)。結(jié)果顯示采用柵壓自舉后的采樣保持電路的線性度大大提高。采用了這樣的采樣開關(guān)后，在輸入信號頻率范圍在50 MHz以內(nèi)，采樣保持電路的SFDR始終能保持在87 dB以上。較高性能的采樣保持電路也決定了整個ADC能夠較好地工作在欠采樣情況下。
2．3 動態(tài)比較器
    由于采用1．5位／級的結(jié)構(gòu)，即使比較器具有較大的失調(diào)誤差，數(shù)字校正電路還是可以輕易的將這種誤差消除，從而保證了結(jié)果的正確性。在本設(shè)計中，只要比較器的失調(diào)誤差在200 mV范圍之內(nèi)都可以接受，對比較器的設(shè)計要求放寬很多，就極大地提高了設(shè)計的靈活性。
    動態(tài)比較器具有結(jié)構(gòu)簡單、功耗小、而且可以內(nèi)置可調(diào)翻轉(zhuǎn)點的特點。但是其缺點是大的失調(diào)和回踢噪聲。在此所采用的動態(tài)比較器結(jié)構(gòu)如圖6所示。

    圖6中M10和M11組成了一個鎖存器(Latch)，M9和M12用來復(fù)位鎖存器。M1～M4工作在線性區(qū)，相當(dāng)于可調(diào)電阻，當(dāng)輸入信號變化時，左右支路的等效阻抗也會發(fā)生變化。當(dāng)鎖存信號Latch為高電平時，處于鎖存階段，M5和M6的漏極分別接到Latch的輸出端A點和B點。此時，M7和M8僅起到了一個開關(guān)的作用，而M3和M4則有加強(qiáng)Latch正反饋的作用，它們的正反饋增益是由M5和M6源極的電阻來決定的。通過正反饋，源極電阻小的那路輸出為高，電阻高的那路輸出為低。
    比較器的閾值由差分對的電流分配來決定，文獻(xiàn)給出了詳細(xì)的推導(dǎo)，而在實際設(shè)計時，常需要通過仿真來設(shè)計比較器的閾值電壓。而本文中需要的閾值電壓為+1／4Vref和-1／4Vref。
    仿真結(jié)果表明，比較器最高工作頻率能夠達(dá)到300 MHz。蒙特卡羅分析表明，比較器的輸入失調(diào)在62 mV以內(nèi)，滿足1／4Vref的失調(diào)范圍要求。

3 性能結(jié)果與分析
    本文利用運(yùn)放共享技術(shù)設(shè)計了一個10位100 MHz的流水線ADC，該ADC的最前端是一個輸入帶寬很大的采樣保持電路，之后的8級MDAC輸出利用運(yùn)放共享技術(shù)使用了4個運(yùn)算放大器，產(chǎn)生16位數(shù)字輸出。最后一級為一個2位的FLASH模／數(shù)轉(zhuǎn)換器。最終產(chǎn)生的18位輸出經(jīng)延遲對準(zhǔn)后輸入數(shù)字修正電路得到最后的10位數(shù)字編碼。
    本設(shè)計采用的是TSMC 0．18μm，混合信號1P6MCMOS工藝模型，提供MIM(metal-insulator-metal)結(jié)構(gòu)電容，采用電源電壓為1．8 V。使用Spectre進(jìn)行驗證。結(jié)果可得在100 MHz采樣頻率下，采用電容縮放技術(shù)后整個ADC電路的功耗為45 mW。
    首先輸入一個緩變斜坡電壓進(jìn)入模／數(shù)轉(zhuǎn)換器，斜坡的變化時間和電路仿真時間必須保證ADC能夠每個周期輸出增加1位，也就是至少需要1 024個周期。圖7為輸入斜坡電壓后，得到的10個數(shù)字碼的輸出情況。緩變的斜坡電壓輸入會使得輸出每次按照遞變的順序變化，而從圖5～圖9中可以很明顯地看到任意相鄰的2個數(shù)字碼都是按照00-01-10-11的順序遞變。通過觀察所有的1 024個數(shù)字輸出碼，未發(fā)現(xiàn)任何誤碼和失碼的情況。

    圖8所示為輸入信號為10 MHz(奈奎斯特頻率)，采樣頻率100 MHz，采樣點數(shù)為4 096時的數(shù)字輸出經(jīng)Matlab進(jìn)行傅里葉變換的頻譜結(jié)果輸出，由圖可知，SNDR=58．4 dB，SFDR=79．6 dB，此時ENOB=9．5位。

    圖9所示為采樣頻率100MHz時SINAD隨輸入信號頻率的變化曲線?？梢?，在整個奈奎斯特頻率內(nèi)，電路均能達(dá)到9位以上的有效精度。ADC各項性能參數(shù)如表2所示。

4 結(jié)語
    本文設(shè)計了一個10位100 MHz的低功耗流水線ADC電路。該ADC采用了相鄰兩級共用一個運(yùn)放的運(yùn)放共享技術(shù)和逐級電容縮減技術(shù)來減小功耗和面積。在輸入頻率達(dá)到奈奎斯特頻率范圍內(nèi)，整個ADC的有效位數(shù)始終高于9位。在100 MHz采樣頻率下，電路的功耗僅為45 mW。