摘? 要: 介紹了新型數(shù)字視頻接口" title="數(shù)字視頻接口">數(shù)字視頻接口的發(fā)展背景和技術(shù)優(yōu)勢(shì),詳細(xì)分析了DVI 1.0的通信協(xié)議、T.M.D.S.的鏈路" title="鏈路">鏈路構(gòu)成、信號(hào)特性、編碼及解碼算法" title="解碼算法">解碼算法,特別針對(duì)實(shí)際應(yīng)用" title="實(shí)際應(yīng)用">實(shí)際應(yīng)用,分析了DVI接口的時(shí)鐘構(gòu)成,最后就顯示相關(guān)的DDC、EDID、HPD等協(xié)議進(jìn)行了簡(jiǎn)單介紹。
關(guān)鍵詞: 數(shù)字視頻接口(DVI)? 最小變換差分信號(hào)(T.M.D.S.)? 信號(hào)編碼? 鎖相環(huán)
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1 背景介紹
二十一世紀(jì)剛剛顯現(xiàn)第一縷曙光,正當(dāng)人們享受著以摩爾定律遞增的高速微處理器時(shí),一種新型的視頻接口技術(shù)將帶給人們更加絢麗多彩的視覺(jué)感受。這就是業(yè)界剛剛發(fā)展起來(lái)的DVI(Digital Visual Interface)數(shù)字視頻接口技術(shù)。隨著以L(fǎng)CD為代表的數(shù)字平板顯示技術(shù)的飛速發(fā)展,DVI必將迅速成為計(jì)算機(jī)顯示的標(biāo)準(zhǔn)視頻接口。
隨著對(duì)綠色顯示觀念的倡導(dǎo),CRT顯示已由球面發(fā)展到柱面,又從柱面發(fā)展到純平顯示,人們對(duì)屏幕刷新率和圖像幾何失真要求愈來(lái)愈高,傳統(tǒng)模擬VGA視頻接口+CRT或LCD顯示器的圖像顯示能力越來(lái)越捉襟見(jiàn)肘。制造成本的不斷降低,使LCD等平板顯示技術(shù)已逐步取代傳統(tǒng)的CRT顯示器成為PC機(jī)顯示器的主流。由于要與傳統(tǒng)的VGA模擬接口兼容,其內(nèi)部不得不內(nèi)置一級(jí)ADC(數(shù)模轉(zhuǎn)換)及PLL(鎖相環(huán))電路,將模擬的視頻信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)再進(jìn)行顯示,還要進(jìn)一步針對(duì)CRT顯示的值進(jìn)行校正,得到適合LCD象素特性的灰度信號(hào)。這樣一系列中間環(huán)節(jié)的轉(zhuǎn)換,加上模擬傳輸環(huán)節(jié)中難以抑制的噪聲干擾問(wèn)題,使得此類(lèi)平板顯示的圖像信息丟失,并隨著分辨率和場(chǎng)頻的提高而加重。以L(fǎng)CD、PDP、LED、OLED等為代表的平板顯示(包括數(shù)字投影儀)的蓬勃發(fā)展,對(duì)數(shù)字視頻接口技術(shù)提出了迫切要求。
DVI數(shù)字視頻接口就是在這種趨勢(shì)下產(chǎn)生的。DVI由Intel、Silicon Image、Compaq、Fujitsu Limited、Hewlett-Packard Company、IBM、NEC合作提出的一種數(shù)字視頻接口標(biāo)準(zhǔn),很好地解決了上述問(wèn)題,而且還兼容了傳統(tǒng)的VGA接口,是目前極具發(fā)展前途的一種PC機(jī)視頻接口標(biāo)準(zhǔn)。本文的目的在于使讀者迅速掌握DVI的通信協(xié)議,從接口提取視頻信息,擺脫對(duì)計(jì)算機(jī)內(nèi)部復(fù)雜的硬件原理的研究,使DVI接口的高質(zhì)量數(shù)字視頻信息可以按用戶(hù)的要求進(jìn)行開(kāi)發(fā)利用。
2 DVI接口構(gòu)成
DVI接口利用最小變換差分信號(hào)—T.M.D.S. (Transition Minimized Differential Signal)作為基本電氣鏈接信號(hào)。T.M.D.S.鏈路主要用于將圖像數(shù)據(jù)傳送到顯示器。DVI接口協(xié)議允許使用雙T.M.D.S.鏈路結(jié)構(gòu),從而可以支持超大分辨率的顯示設(shè)備。T.M.D.S.通過(guò)先進(jìn)的編碼算法將8bit的象素?cái)?shù)據(jù)轉(zhuǎn)換成10bit的最小變換信號(hào),削弱了傳輸電纜中交叉電磁干擾EMI,并且這種直流平衡的編碼信號(hào)更有利于光纖傳輸。另外這種先進(jìn)的編碼算法可以為接收端提供時(shí)鐘恢復(fù)信號(hào),并允許在較遠(yuǎn)距離傳輸時(shí)(一般小于5m)信號(hào)有較大的抖動(dòng)誤差。
2.1 DVI體系結(jié)構(gòu)要求
DVI作為一種面向計(jì)算機(jī)開(kāi)發(fā)的視頻接口,要與現(xiàn)有的操作系統(tǒng)、硬件平臺(tái)兼容,還要與以前的接口標(biāo)準(zhǔn)保持一定的兼容性。圖1是DVI接口T.M.D.S.的邏輯鏈路結(jié)構(gòu)。DVI支持即插即用功能(Plug and Play)。在系統(tǒng)啟動(dòng)時(shí),DVI提供最低分辨率VGA 640×480模式, 系統(tǒng)通過(guò)DDC2B協(xié)議訪(fǎng)問(wèn)顯示器,獲得顯示器對(duì)象素格式的支持情況,通過(guò)EDID數(shù)據(jù)獲得關(guān)于顯示器型號(hào)和現(xiàn)實(shí)能力的信息。這些內(nèi)容都是顯示器制造商在顯示器內(nèi)部固化的一段數(shù)據(jù),通過(guò)DDC(Display Data Channel)向主機(jī)系統(tǒng)提供自身信息。
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系統(tǒng)啟動(dòng)后會(huì)自動(dòng)加載圖形顯示控制器(即顯卡)的驅(qū)動(dòng)程序。根據(jù)用戶(hù)提出的顯示要求,即屏幕的分辨率、色深、刷新率,結(jié)合由DDC獲得關(guān)于顯示器的信息,確定T.M.D.S.的啟用情況。DVI的單T.M.D.S.只提供24bit色深,當(dāng)用戶(hù)要求的色深超過(guò)24bit時(shí),并且系統(tǒng)已經(jīng)確認(rèn)顯卡和顯示器都支持雙鏈路T.M.D.S.。此時(shí)系統(tǒng)會(huì)啟動(dòng)雙T.M.D.S.鏈路,鏈路0(數(shù)據(jù)通道0~2)傳輸24bit信息,其它顏色信息由鏈路1(數(shù)據(jù)通道3~5)傳輸;當(dāng)用戶(hù)的分辨率和刷新率要求超出單T.M.D.S.鏈路的傳輸能力時(shí)(單T.M.D.S.鏈路的最高象素傳輸頻率為165MHz),系統(tǒng)會(huì)啟動(dòng)鏈路1,鏈路0用來(lái)傳輸奇數(shù)象素信息,鏈路1用來(lái)傳輸偶數(shù)象素信息,并定義顯示器上每一行的第一個(gè)象素為象素1,奇數(shù)象素。由于雙T.M.D.S.鏈路共用一條時(shí)鐘回路,所以雙鏈路工作時(shí),鏈路的時(shí)鐘頻率為象素?cái)?shù)據(jù)帶寬的一半。
當(dāng)然,DVI接口同樣也支持熱插拔(Hot Plug Detection)和顯示器電源管理等技術(shù),還有對(duì)傳統(tǒng)的模擬VGA的兼容等問(wèn)題。這些只是DVI作為一種接口標(biāo)準(zhǔn)必須做到的兼容性問(wèn)題,并不代表DVI本質(zhì)的先進(jìn)性。有關(guān)這些體系要求問(wèn)題可參閱參考文獻(xiàn)[1~3]。
2.2 T.M.D.S.協(xié)議詳解
DVI接口的先進(jìn)性體現(xiàn)在它可以將海量的顯示信息高速地傳送到顯示器中去,T.M.D.S.先進(jìn)的編碼算法是其強(qiáng)大能力得以實(shí)現(xiàn)的根本。下面將詳細(xì)解釋T.M.D.S.協(xié)議中與實(shí)際應(yīng)用緊密相關(guān)的幾個(gè)問(wèn)題。為了便于理解作以下規(guī)定:輸入到編碼器或由解碼器輸出的象素?cái)?shù)據(jù)稱(chēng)為象素?cái)?shù)據(jù)(Pixel Data);由發(fā)送器送出的或輸入到接收器的編碼數(shù)據(jù)稱(chēng)為碼元(Character)。
請(qǐng)注意:在DVI接口協(xié)議中并沒(méi)有規(guī)定輸入或輸出的象素?cái)?shù)據(jù)是串行的還是并行的,輸入輸出的數(shù)據(jù)格式留給芯片制造廠(chǎng)商靈活掌握,用戶(hù)應(yīng)根據(jù)自己的實(shí)際情況選用芯片型號(hào)。
2.2.1 鏈路結(jié)構(gòu)
T.M.D.S.鏈路結(jié)構(gòu)見(jiàn)圖2。圖3是單鏈路T.M.D.S.結(jié)構(gòu)圖。雙鏈路結(jié)構(gòu)與單鏈路很相似[1]。每個(gè)鏈路的發(fā)送器(Transmitter)中包含三個(gè)完全相同編碼器(Encoder),每個(gè)編碼器驅(qū)動(dòng)一條串行T.M.D.S.通道(Channel)。輸入到每個(gè)編碼器的數(shù)據(jù)包括8bit象素?cái)?shù)據(jù)和2bit控制信號(hào)" title="控制信號(hào)">控制信號(hào)(見(jiàn)圖3)。
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在DE(Data Enable)信號(hào)的控制下,編碼器在任何合法時(shí)鐘驅(qū)動(dòng)下,分別將象素?cái)?shù)據(jù)和控制數(shù)據(jù)編碼并由發(fā)送器將編碼后的碼元串行發(fā)送到T.M.D.S.鏈路上。在DE有效期間(DE=1)對(duì)象素?cái)?shù)據(jù)進(jìn)行編碼發(fā)送,在DE無(wú)效期間(DE=0)對(duì)控制數(shù)據(jù)進(jìn)行編碼發(fā)送。無(wú)論是對(duì)二者中的哪一項(xiàng)進(jìn)行編碼,由編碼器輸出的都是串行的10bit碼元,并且最低有效位先送出。
2.2.2 時(shí)鐘與同步問(wèn)題
時(shí)鐘與同步是DVI信號(hào)處理過(guò)程中至關(guān)重要的一環(huán)。以顯卡中圖形處理器提供的象素時(shí)鐘(Pixel Clock)為參考時(shí)鐘,在整個(gè)信號(hào)收發(fā)過(guò)程中,會(huì)存在三組不同頻率的時(shí)鐘信號(hào),這三組時(shí)鐘信號(hào)通過(guò)鎖相環(huán)電路(PLL)進(jìn)行同步控制。
從圖3可知,以象素時(shí)鐘的速度輸入到編碼器的8bit象素?cái)?shù)據(jù)被變換成10bit的T.M.D.S.碼元,在T.M.D.S.通道內(nèi)串行傳輸。所以T.M.D.S. 碼元要以10倍象素的時(shí)鐘頻率進(jìn)行碼元傳輸。在接收端,若要正確判斷所接收的碼元就需要用高于碼時(shí)鐘(Character Clock)的頻率對(duì)輸入信號(hào)進(jìn)行采樣,所以又存在一個(gè)采樣時(shí)鐘(Sampling Clock)。例如:TI公司提供的DVI接收芯片[6]采用4倍過(guò)采樣技術(shù)對(duì)輸入信號(hào)采樣,在XGA分辨率(1024×768)、60Hz刷新率的情況下,象素時(shí)鐘為65MHz,則T.M.D.S.碼元時(shí)鐘將為650MHz,采樣時(shí)鐘將達(dá)到2.6GHz。
T.M.D.S.的先進(jìn)編碼算法使得串行輸出的碼元流中包含了碼元同步信息,利用PLL技術(shù)使接收器和解碼器可以在串行的碼元流中正確測(cè)定碼元邊界、解碼象素?cái)?shù)據(jù)。在T.M.D.S.輸出的編碼中,代表象素?cái)?shù)據(jù)的編碼包含了5次或5次以下的變化信息,而代表控制信號(hào)的編碼包含了7次以上的變換信息。這些含有高變化信息的編碼在顯示的消隱時(shí)期內(nèi)被送出。解碼器可以唯一確定地識(shí)別這些高變換碼,PLL可以利用這些確定的信號(hào)作為相位校正的參考信號(hào)。
2.2.3 T.M.D.S.編碼與解碼算法
深入理解、靈活運(yùn)用并實(shí)現(xiàn)這些先進(jìn)的算法是芯片制造廠(chǎng)商最關(guān)心的問(wèn)題。本文從使用者的角度出發(fā),以實(shí)用為原則對(duì)編碼及解碼算法進(jìn)行分析[1]。
從圖3中可以看出,實(shí)際應(yīng)用時(shí)最關(guān)心的行同步、場(chǎng)同步信號(hào)作為控制信息在藍(lán)基色(Blue[7:0])被編碼器編碼發(fā)送;其他通道的控制信號(hào)CTL[0:3]或CTL[0:9]都應(yīng)接邏輯0,其中CTL0可以提供用戶(hù)使用,但有嚴(yán)格使用條件,非不得不用的情況下推薦接邏輯0。
T.M.D.S.的每一條通道都由連續(xù)輸出的10bit串行編碼驅(qū)動(dòng)。在顯示的消隱[5](DE=0)時(shí)間段內(nèi)編碼器輸出四個(gè)特定編碼,詳見(jiàn)圖4,也就是前面所說(shuō)的可被解碼器唯一確定識(shí)別的四個(gè)編碼。在DE=1時(shí)編碼過(guò)程分為兩個(gè)階段,第一階段對(duì)8bit的象素?cái)?shù)據(jù)進(jìn)行最小變換生成9bit的最小變化碼,其中最低有效位與象素?cái)?shù)據(jù)的最低有效位相同,第9位為變換方式標(biāo)志位:0表示對(duì)象素?cái)?shù)據(jù)進(jìn)行異或非(XNOR)變換,1表示進(jìn)行異或(XOR)變換;第二階段生成10bit的直流平衡碼:如果上一次編碼傳輸了過(guò)多的1且將要傳輸編碼中1比0多,則將此次編碼的低8位取反并在第10位置1,否則,將不作處理,直接傳輸。
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每一條T.M.D.S.鏈路中含有與3個(gè)編碼器對(duì)應(yīng)的3個(gè)解碼器。T.M.D.S.的解碼算法相對(duì)簡(jiǎn)單一些。由于在消隱時(shí)間內(nèi)傳輸了特定的四個(gè)編碼,解碼器可以判斷DE的邏輯狀態(tài),若DE=0,則直接將對(duì)應(yīng)的控制信號(hào)組合狀態(tài)送出。若DE=1,則根據(jù)第10位的情況決定低8位是否進(jìn)行取反,根據(jù)第9位的信息決定對(duì)編碼進(jìn)行的變化方式:為1,進(jìn)行XOR(異或)變換;為0,進(jìn)行XNOR(異或非)變換。在象素?cái)?shù)據(jù)有效期間,行、場(chǎng)同步以及控制信息CTLX均保持恒定。通過(guò)上述解碼過(guò)程,行同步和場(chǎng)同步信號(hào)由藍(lán)基色通道解調(diào)出來(lái),結(jié)合另外兩個(gè)通道解調(diào)出來(lái)的綠基色和紅基色,就可以進(jìn)行視頻信息的數(shù)字方式顯示了。
圖5是T.M.D.S.的鏈路時(shí)序關(guān)系,其中tB是對(duì)消隱信號(hào)持續(xù)時(shí)間的要求,要求tB≥128Tpixel,Tpixel為象素時(shí)鐘周期。tE和tR分別是編碼和解碼延遲時(shí)間,一般小于64Tpixel。
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3 DVI接口應(yīng)用指南
DVI接口提供了強(qiáng)大的數(shù)據(jù)傳輸率,其鏈路工作頻率很高,所以對(duì)器件的供電電壓、連接電纜的特性阻抗以及終端接插件的電氣特性都有非常嚴(yán)格和詳細(xì)的規(guī)定。這些都是DVI相關(guān)器件廠(chǎng)商要嚴(yán)格遵循的技術(shù)指標(biāo)[1]。
表1給出了實(shí)際應(yīng)用最為關(guān)心的五個(gè)工作參數(shù),其他參數(shù)的詳細(xì)解釋見(jiàn)文獻(xiàn)[1]33~42。表2給出了DVI接口插頭信號(hào)線(xiàn)的定義。其中的DDC通道用于設(shè)備制造商向主機(jī)提供產(chǎn)品信息,這使DVI接口應(yīng)用錦上添花。制造者可以在顯示設(shè)備中固化一段除設(shè)備本身特性參數(shù)以外的信息,結(jié)合計(jì)算機(jī)操作系統(tǒng),使系統(tǒng)識(shí)別設(shè)備的特征編號(hào),從而達(dá)到保護(hù)自己產(chǎn)品產(chǎn)權(quán)的目的。當(dāng)然,如果設(shè)計(jì)者不提供DDC信息,計(jì)算機(jī)操作系統(tǒng)就會(huì)把當(dāng)前的顯示設(shè)備當(dāng)成標(biāo)準(zhǔn)顯示設(shè)備來(lái)驅(qū)動(dòng)。詳細(xì)情況請(qǐng)參閱文獻(xiàn)[2~5]。
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目前,世界上幾大電子芯片制造廠(chǎng)商都提供DVI接口芯片, TI、ADI、Silicon Image等公司均提供不同性能參數(shù)的DVI發(fā)送或接收芯片,讀者可以到相應(yīng)的網(wǎng)站查詢(xún)更詳盡的信息。
本文從計(jì)算機(jī)顯示技術(shù)的發(fā)展背景入手,詳細(xì)解釋和分析了DVI視頻標(biāo)準(zhǔn)。從方便實(shí)用、便于讀者理解的角度與原則出發(fā),直接針對(duì)實(shí)際應(yīng)用中最為關(guān)心的編碼解碼算法、行同步場(chǎng)同步信號(hào)的提取、數(shù)據(jù)傳輸?shù)臅r(shí)鐘與同步問(wèn)題、數(shù)據(jù)傳輸及恢復(fù)過(guò)程的時(shí)序要求等問(wèn)題,簡(jiǎn)要介紹了DDC-顯示數(shù)據(jù)通道的用途。
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參考文獻(xiàn)
1 Digital Display Working Group. DVI Specification Revision?1.0. 1999;4
2 VESA Display Data Channel (DDC) Specification Version?3. 1997;12
3 VESA Plug and Play Standard Specification Version 1.1997;6
4 VESA Video Signal Standard Specification Version 1.6p
5 VESA Monitor Timing Specification Version 1.0 Revision 0.8
6 Texas Instruments. TI PanelBusTM User's Guide. 2000;9