G.726是ITU前身CCITT于1990年在G.721和G.723標準的基礎上提出的關于把64kbps非線性PCM信號轉換為40kbps、32kbps、24kbps、16kbps的ADPCM信號的標準。G.726標準算法簡單，語音質(zhì)量高，多次轉換后語音質(zhì)量有保證，能夠在低比特率上達到網(wǎng)絡等級的話音質(zhì)量，從而在語音存儲和語音傳輸領域得到廣泛應用^[2]。
　　G.726語音壓縮算法已經(jīng)能夠在以DSP處理器為核心器件的DSP應用系統(tǒng)上實現(xiàn)。但開發(fā)以DSP處理器為核心的DSP應用系統(tǒng)所采用的開發(fā)方法是自底向上的設計流程，嚴重影響開發(fā)的效率和成功率。面對現(xiàn)代通信技術的發(fā)展，DSP處理器已暴露出硬件結構的不可變性、處理速度比較慢等不足^[1]。現(xiàn)代大容量、高速度的FPGA及其相關的開發(fā)技術，在可重配置的DSP應用領域、DSP數(shù)據(jù)大吞吐量和數(shù)據(jù)的純硬件處理方面，有獨特的優(yōu)勢^[1]。新的基于FPGA的DSP系統(tǒng)級開發(fā)工具以及完整的軟件開發(fā)平臺，使得設計者能采用自頂向下的開發(fā)方法進行FPGA的DSP設計，設計效率大為提高。
　　本文分析了G.726標準，給出了基于FPGA的DSP設計開發(fā)流程" title="開發(fā)流程">開發(fā)流程，利用MATLAB/Simulink、Altera公司的DSP Builder和SOPC Builder工具設計了語音記錄SoPC系統(tǒng)中的G.726語音編解碼器" title="語音編解碼器">語音編解碼器，并實現(xiàn)了編解碼器在該系統(tǒng)中的綜合。采用基于FPGA的G.726語音編解碼器的語音記錄嵌入式系統(tǒng)具有運行速度快、體積小巧、開發(fā)周期短等優(yōu)點。
1 G.726語音編解碼標準
　　G.726編碼器框圖如圖1所示。G.726語音編碼器首先將輸入的A律或μ律的log-PCM信號S(k)轉換成線性的PCM碼S_l(k)，然后與預測信號S_e(k)相減產(chǎn)生差分信號d(k)，再對差值信號進行自適應量化" title="自適應量化">自適應量化，產(chǎn)生2～5比特ADPCM碼I(k)。一方面將I(k)送至解碼器；另一方面逆自適應量化器利用I(k)產(chǎn)生量化差分信號d_q(k)。預測信號S_e(k)和量化差分信號d_q(k)相加產(chǎn)生本地重構信號Sr(k)。自適應預測器是由二階極點和六階零點組成的濾波器，根據(jù)重構信號Sr(k)和量化差分信號d_q(k)產(chǎn)生輸入信號的預測信號S_e(k)。量化器比例因子" title="比例因子">比例因子自適應單元根據(jù)輸入信號的特性計算量化器比例因子y(k)，用來控制量化器和逆量化器，以獲得自適應功能。量化器比例因子由快速因子和慢速因子兩部分，以及速度控制因子a_l(k)對這兩部分的加權組成。速度比例因子a_l(k)的計算由自適應速度控制單元與音調(diào)和傳送檢測器單元完成。

　　G.726語音解碼器的解碼過程實際上已經(jīng)包含在編碼器中，只是多了輸出PCM格式轉換單元和同步串行編碼調(diào)整單元。輸出PCM格式轉換是將線性PCM碼轉換為A律或μ律PCM碼；同步串行編碼調(diào)整是為了防止多級傳輸、轉換過程中的誤差。
2 基于FPGA的DSP設計開發(fā)流程
　　利用傳統(tǒng)的開發(fā)工具，基于FPGA的DSP開發(fā)者在算法確定后只能直接使用VHDL或VerilogHDL語言進行FPGA的DSP系統(tǒng)設計，開發(fā)需要較長的周期，且難度比較大。目前出現(xiàn)的基于FPGA的DSP開發(fā)工具，如DSP Builder、SOPC Builder、System Generator等，使得設計者能遵循一條類似于軟件設計流程的開發(fā)方法進行FPGA的DSP設計，設計效率大為提高。
　　本文給出利用MATLAB/Simulink和Altear公司的開發(fā)工具進行基于FPGA的DSP設計的開發(fā)流程。DSP Builder是Altera公司推出的面向DSP開發(fā)的系統(tǒng)級工具。它作為MATLAB的一個Simulink工具箱(ToolBox)出現(xiàn)。MathWorks的MATLAB和Simulink系統(tǒng)級的設計工具具備了算法開發(fā)、仿真、驗證能力，DSP Builder將這些工具與Altera的開發(fā)工具組合在一起，為用戶提供了一個完整的DSP開發(fā)平臺。
　　基于FPGA的DSP設計系統(tǒng)級開發(fā)流程如圖2所示。其步驟：(1)在MATLAB/Simulink中對DSP系統(tǒng)進行建模，用圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)，構成系統(tǒng)級和算法級設計框圖，同時利用Simulink完成模型仿真。(2)利用DSP Builder將Simulink的模型文件(.mdl)轉化成通用的硬件描述語言VHDL文件(.vhd)，轉換獲得的HDL文件是基于RTL級的VHDL描述。(3)對轉換過程中產(chǎn)生的VHDL的RTL代碼和仿真文件進行綜合、編譯適配以及仿真。所用工具可以是Altera的Quartus II軟件，也可以是第三方軟件工具。(4)在DSP Builder中直接下載到FPGA用戶開發(fā)板上，也可通過Quartus II完成硬件的下載、測試。整個開發(fā)流程幾乎可以在同一環(huán)境中完成，真正實現(xiàn)了自頂向下的設計流程，極大地縮短了DSP設計周期。
3 G.726語音編解碼器在SoPC中的實現(xiàn)
3.1 G.726標準算法的簡化
　　本文設計的編解碼器是在語音記錄系統(tǒng)中實現(xiàn)G.726建議的速率為32kbps的ADPCM算法，根據(jù)實際情況對算法進行了一些簡化和改進。
　　具體簡化如下：(1)由于此系統(tǒng)中編解碼器的輸入信號是線性PCM碼，因此PCM碼轉換模塊可以省略。(2)這個算法是用在單純的語音存儲中，可不進行單音/過渡音檢測。(3)對量化器比例因子y(k)的更新進行簡化。y(k)的更新計算為：
　　y(k)=a_l(k)y_u(k-1)+[1-a_l(k)]y_l(k-1)????????????? (1)
　　一般情況下，只有語音信號時，a_l(k)是趨于1的；當輸入為平穩(wěn)信號時，a_l(k)的值則在0至1之間。對語音存儲系統(tǒng)，在輸入只有語音的情況下可以粗略地認為a_l(k)的值近似為1，從而將計算得到的快速比例因子y_u(k)直接作為新的比例因子y(k)，即y(k)=y_u(k-1)，降低了算法的復雜度。
3.2 G.726算法在Simulink中的建模
　　在Simulink中利用Altera DSP Builder庫模塊建立用于FPGA定點實現(xiàn)的模型。這里給出G.726編碼器模型的設計。整個設計采用多層次結構，在頂層設計模型下包括多個子系統(tǒng)模塊模型，如自適應量化器子系統(tǒng)模型、逆自適應量化器子系統(tǒng)模型、量化器比例因子自適應子系統(tǒng)模型等。下面重點分析編碼器系統(tǒng)中的頂層設計模型及自適應量化器子系統(tǒng)模型。
3.2.1 編碼器的頂層設計模型
　　頂層模型提供了對外的PCM語音接口，同時也提供了對Avalon總線的接口，使得所設計的編碼器模塊可通過SOPC Builder集成為Nios II系統(tǒng)的一個外圍設備。模型中的自適應量化器模塊、逆自適應量化器模塊、量化器比例因子自適應模塊和自適應預測器模塊均為HDL SubSystem。編碼器的頂層設計模型如圖3所示。

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　　其中SignalCompiler模塊是DSP Builder的心臟。其主要完成的功能包括：(1)將Simulink設計轉變成可綜合的RTL級VHDL代碼；(2)產(chǎn)生VHDL testbenches；(3)為LeonardoSpectrum、Synplify和Modelsim第三方EDA工具產(chǎn)生Tcl腳本文件；(4)為Quartus II的仿真產(chǎn)生仿真矢量文件(.vec)；(5)產(chǎn)生PTF配置文件，用于將設計自動地輸給SOPC Builder工具。SignalCompiler控制著設計系統(tǒng)的綜合、編譯和仿真的流程。
　　根據(jù)G.726語音算法的需求，系統(tǒng)需要兩個時鐘，分別為8kHz和120kHz，其中120kHz用于自適應預測器子系統(tǒng)。因此需要在模型中利用鎖相環(huán)模塊PLL實現(xiàn)多時鐘設計，產(chǎn)生所需的兩個時鐘，DSP Builder根據(jù)PLL輸出時鐘的上升沿工作。在Simulink設計圖上不會顯示時序模塊的時鐘引腳，而是當SignalCompiler將系統(tǒng)轉化為VHDL文件時才自動地把時序模塊的時鐘引腳與相應時鐘相連。
3.2.2 編碼器的自適應量化器子系統(tǒng)模型
　　自適應量化器模型如圖4所示。自適應量化在對數(shù)域內(nèi)進行，在用量化比例因子對差分信號進行規(guī)格化處理后，通過查找量化器規(guī)格化輸入/輸出特性表，即得到ADPCM碼。對數(shù)運算在Simulink中的實現(xiàn)是借助于查找表的方式，使用DSP Builder子庫中的LUT模塊；規(guī)格化輸入/輸出特性表的實現(xiàn)是采用ROM查表法的方式，用ROM EAB模塊實現(xiàn)。
　　由于ADPCM語音編解碼算法最終要在FPGA上實現(xiàn)，Simulink的浮點值必須轉換成定點值并能在目標硬件實現(xiàn)。硬件中表示定點值的位數(shù)以及小數(shù)點的位置不但會影響構成硬件系統(tǒng)的資源利用率，還影響系統(tǒng)的特性。本設計中根據(jù)信號的應用范圍判定小數(shù)點的位置，并根據(jù)實際需要改變小數(shù)點右側的位數(shù)，以節(jié)省硬件資源，靈活地應用總線控制庫中的模塊來對總線進行截位、增位、位提取或進行數(shù)據(jù)類型轉換等操作，以達到所需求的精度。
3.3 G.726算法模型的仿真過程
　　利用MATLAB/Simulink和DSP Builder工具進行基于FPGA的DSP設計需要進行一系列的仿真。在Simulink中設計的模型首先要在Simulink中仿真，不僅是驗證模型的正確性，而且因為用于ModelSim仿真的TestBench文件中的輸入信號激勵是由SignalCompiler根據(jù)Simulink的仿真結果產(chǎn)生，并且只有仿真后利用SignalCompiler轉換產(chǎn)生的VEC文件才有效。在Simulink中完成仿真驗證后，使用SignalCompiler將模型進行設計轉換。
　　對于設計轉換后產(chǎn)生的VHDL文件，必須進行RTL級仿真。因為Simulink中模型仿真是算法級的，而生成的VHDL描述是RTL級的，兩者描述的情況可能不完全符合，因此需要對生成的RTL級VHDL代碼進行功能仿真。仿真可通過在ModelSim中運行轉換過程所生成的Tcl腳本文件。最后可以利用轉換過程生成的VEC文件，在Quartus II軟件中進行時序仿真。
　　本設計對上述建模的語音編碼器完成了仿真，Simulink的仿真結果與ModelSim的仿真結果基本一致，表明兩者描述相符合；Quartus II的時序仿真結果表明所設計的語音編碼器達到了預期的結果。

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