英特爾在2022年的IEDM上發(fā)布了九篇研究論文，為未來的芯片設(shè)計(jì)奠定了基礎(chǔ)，該公司希望實(shí)現(xiàn)到2030年開發(fā)出晶體管數(shù)量超過一萬(wàn)億的處理器的承諾。

研究包括：

用于晶體管的新 2D 材料、新的 3D 封裝技術(shù)將小芯片（chiplet）和單芯片處理器之間的性能和功耗差距縮小到幾乎無法察覺的范圍。

掉電時(shí)保持記憶的晶體管

以及可以直接堆疊在晶體管頂部，并在每個(gè)單元存儲(chǔ)一個(gè)以上比特的嵌入式存儲(chǔ)器，以及其他創(chuàng)新。

英特爾的組件研究 (CR) 小組為公司的未來技術(shù)奠定了初步基礎(chǔ)，但并非所有這些舉措都會(huì)導(dǎo)致產(chǎn)品上市。那些真正上市的產(chǎn)品通常會(huì)在五到十年內(nèi)上市。

該團(tuán)隊(duì)在已經(jīng)上市的創(chuàng)新方面有著令人難以置信的記錄，例如徹底改變整個(gè)行業(yè)晶體管設(shè)計(jì)的 FinFET、應(yīng)變硅、Hi-K 金屬柵極等。

英特爾的產(chǎn)品路線圖上已經(jīng)有的其他幾項(xiàng)技術(shù)，包括RibbonFET Gate All Around (GAA)晶體管、PowerVia 背面供電、EMIB 和 Foveros Direct，它們都來自該研究小組。

該小組在今年的第 68 屆年度 IEEE 國(guó)際電子設(shè)備會(huì)議上提交了九篇研究論文，下面我們將稍微詳細(xì)地介紹其中的幾篇。

晶體管密度的增長(zhǎng)速度大致繼續(xù)與摩爾定律保持一致，但今天芯片的經(jīng)濟(jì)效益并沒有以同樣的速度提高——隨著節(jié)點(diǎn)密度的增加，每個(gè)晶體管的價(jià)格也在上升。此外，一些芯片元件(如模擬芯片和緩存芯片)的擴(kuò)展性差，使問題進(jìn)一步復(fù)雜化。因此，該行業(yè)正在大規(guī)模轉(zhuǎn)向基于小芯片的高性能芯片設(shè)計(jì)。

任何基于 chiplet 的設(shè)計(jì)的首要目標(biāo)是在利用基于 chiplet 的方法的經(jīng)濟(jì)效益的同時(shí)，保留單芯片單片處理器內(nèi)部數(shù)據(jù)路徑的功耗和性能（延遲、帶寬）的最佳屬性，例如通過前沿工藝制造的小型芯片提高產(chǎn)量，并能夠使用較舊、較便宜的節(jié)點(diǎn)來實(shí)現(xiàn)其他一些密度改善較少的功能。因此，爭(zhēng)奪半導(dǎo)體優(yōu)勢(shì)的戰(zhàn)場(chǎng)正在從晶體管的速度轉(zhuǎn)移到互連的性能上，像硅襯底（EMIB）和混合鍵合技術(shù)這樣的新技術(shù)正在成為提高經(jīng)濟(jì)效益的前沿。然而，這些方法仍然導(dǎo)致不可避免的性能、功率和成本折衷，而英特爾新的 "準(zhǔn)單片芯片"（QMC）3D封裝技術(shù)希望解決這個(gè)問題。顧名思義，英特爾的QMC旨在提供與直接內(nèi)置于單個(gè)芯片中的互連幾乎相同的特性。

QMC 是一種新的混合鍵合技術(shù)，其間距小于 3 微米，與英特爾在去年 IEDM 上提交的研究相比，能效和性能密度提高了 10 倍。之前的論文涵蓋了一種 10 微米間距的方法，這已經(jīng)是 10 倍的改進(jìn)。因此，英特爾在短短幾年內(nèi)找到了實(shí)現(xiàn) 100 倍改進(jìn)的途徑，表明該公司在混合鍵合方面的工作正在迅速加速。QMC 還可以讓多個(gè)小芯片相互垂直堆疊，如上圖所示。

本白皮書概述了令人難以置信的每平方毫米數(shù)十萬(wàn)個(gè)連接的互連密度和可與單片處理器相媲美的功耗（以每比特皮焦耳 - Pj/b 為單位）。此外，新論文概述了幾種可用于制造此類設(shè)備的新材料和工藝，為現(xiàn)實(shí)世界的設(shè)備鋪平了道路。

英特爾的工藝路線圖已經(jīng)下降到納米級(jí)以下到埃米級(jí)，盡管節(jié)點(diǎn)命名約定很久以前就失去了與晶體管實(shí)際物理測(cè)量的關(guān)系，但很明顯，需要一種全新的方法來繼續(xù)擴(kuò)展。大多數(shù)行業(yè)都押注未來會(huì)轉(zhuǎn)向 2D 原子通道，但與所有新技術(shù)一樣，要實(shí)現(xiàn)這種根本性的改變需要很多步驟。 今天的芯片材料，如硅，由三維晶體組成，這意味著原子在所有三個(gè)維度上都結(jié)合在一起，從而對(duì)收縮提出了基本限制。

相比之下，二維材料很有吸引力，因?yàn)樗械脑佣兼I合在一個(gè)平面上，因此可以用小至三個(gè)原子的厚度來構(gòu)建特征。

進(jìn)入英特爾對(duì)可用于 3D GAA 晶體管的 2D 材料的研究。作為回顧，當(dāng)前的 GAA 設(shè)計(jì)由堆疊的水平硅納米片組成，每個(gè)納米片都被一個(gè)門完全包圍。這種“環(huán)柵”(GAA) 技術(shù)可減少防止晶體管關(guān)斷的電壓泄漏。隨著晶體管的縮小，這變得越來越成為一個(gè)問題——即使當(dāng)柵極在三邊圍繞溝道時(shí)，正如我們?cè)?FinFET 晶體管中看到的那樣。英特爾將其 GAA 設(shè)計(jì)命名為 RibbonFET，目前計(jì)劃于 2024 年上半年推出。然而，超越 RibbonFET 將需要進(jìn)一步的創(chuàng)新，而這項(xiàng) 2D 研究符合潛在途徑的要求。

英特爾的論文描述了一種全環(huán)繞柵極 (GAA) 堆疊納米片結(jié)構(gòu)，其通道材料（納米片/納米帶）厚度僅為三個(gè)原子，可以在室溫下以低漏電流運(yùn)行。二維通道材料的厚度使得建立與納米帶的電連接成為一項(xiàng)艱巨的任務(wù)，因此英特爾還為二維材料建立了電接觸拓?fù)淠Ｐ汀＿@是了解二維材料的特性及其功能的關(guān)鍵一步，從而使該公司能夠準(zhǔn)確地建立進(jìn)一步的模型。

各種形式的內(nèi)存都是計(jì)算不可或缺的一部分，但它也在芯片和系統(tǒng)級(jí)別消耗大量功率預(yù)算，同時(shí)也是性能的限制因素。

英特爾還進(jìn)行了世界上第一個(gè) 3D 堆疊鐵電存儲(chǔ)器的功能演示。這項(xiàng)技術(shù)最令人印象深刻的方面是鐵電溝槽電容器可以垂直堆疊在晶體管頂部的邏輯芯片上。這使得能夠?qū)⒋鎯?chǔ)器分層在邏輯元素之上，而不是像我們?cè)谄渌愋偷那度胧酱鎯?chǔ)器中看到的那樣，將其置于其自己的不同區(qū)域中，例如用于 L1 和 L2 緩存的 SRAM。

鐵電存儲(chǔ)器還具有與我們?cè)?NAND 閃存中看到的類似的功能——能夠在通常只存儲(chǔ)一位的結(jié)構(gòu)中存儲(chǔ)多位數(shù)據(jù)。在這種情況下，英特爾展示了每個(gè)溝槽存儲(chǔ)四位的能力。

自然地，這種方法會(huì)增加帶寬和內(nèi)存密度，同時(shí)減少延遲，從而產(chǎn)生更大更快的片上緩存。

與二維結(jié)構(gòu)的電接觸建模一樣，英特爾還分享了其對(duì)鐵電氧化鉿器件的混合相和缺陷的建模工作，這反過來將進(jìn)一步推動(dòng)公司自身的研發(fā)過程。

英特爾還在研究“不會(huì)遺忘”的晶體管，這意味著它們?cè)跀嚯姇r(shí)不會(huì)丟失數(shù)據(jù)（開/關(guān)狀態(tài)）。這類似于任何非易失性存儲(chǔ)器，如 NAND，它可以在斷電時(shí)保持其狀態(tài)，但它以邏輯晶體管的形式出現(xiàn)。英特爾表示，它已經(jīng)克服了在室溫下使用該技術(shù)的三個(gè)障礙中的兩個(gè)。

英特爾在此次活動(dòng)中的其他論文概述了其他研究領(lǐng)域，例如可以實(shí)現(xiàn) 5G 之后的未來技術(shù)的硅基氮化鎵晶圓，以及存儲(chǔ)量子信息以創(chuàng)建更好的量子位的量子計(jì)算的更好方法。

晶體管改變了歷史進(jìn)程已經(jīng) 75 年了，英特爾的技術(shù)開發(fā)副總裁兼總經(jīng)理 Ann Kelleher 博士也將于周一在 IEDM 上發(fā)表特別演講?！皯c祝晶體管誕生 75 周年！

更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<