基于Verilog的DDS波形發(fā)生器的分析與實(shí)現(xiàn)（三角波、正弦波）
最近學(xué)習(xí)了一下關(guān)于DDS的相關(guān)知識(shí)，本篇概要記錄一下自己的理解與實(shí)現(xiàn)。
DDS信號(hào)發(fā)生器采用直接數(shù)字頻率合成(Direct Digital Synthesis，簡稱DDS)技術(shù)，把信號(hào)發(fā)生器的頻率穩(wěn)定度、準(zhǔn)確度提高到與基準(zhǔn)頻率相同的水平，并且可以在很寬的頻率范圍內(nèi)進(jìn)行精細(xì)的頻率調(diào)節(jié)。采用這種方法設(shè)計(jì)的信號(hào)源可工作于調(diào)制狀態(tài)，可對(duì)輸出電平進(jìn)行調(diào)節(jié)，也可輸出各種波形。
下圖為DDS 的基本結(jié)構(gòu)圖
由上圖 可以看出，DDS 主要由相位累加器、相位調(diào)制器、波形數(shù)據(jù)表以及 D/A 轉(zhuǎn)換器構(gòu)成。
相位累加部分控制輸出波形頻率，相位字輸入部分來改變相位，ROM表中存儲(chǔ)一個(gè)周期波形的幅度值。
其中相位累加器由 N 位加法器與 N 位寄存器構(gòu)成。每來一個(gè)時(shí)鐘，加法器就將頻率控制字與累加寄存器輸出的相位數(shù)據(jù)相加，相加的結(jié)果又反饋至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。即在每一個(gè)時(shí)鐘脈沖輸入時(shí)，相位累加器便把頻率控制字累加一次。相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位。相位累加器的溢出頻率，就是 DDS 輸出的信號(hào)頻率。（解釋：定義一個(gè)N位寄存器，一般為32位，如果來一個(gè)時(shí)鐘計(jì)一次，那就要計(jì)2^32次才滿，這樣太慢，因此引入頻率控制字設(shè)為A，以前以1為單位，現(xiàn)在以A為單位計(jì)數(shù)累加，可以控制計(jì)數(shù)更新的速度）
用相位累加器輸出的數(shù)據(jù)，作為波形存儲(chǔ)器的相位采樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器里的波形采樣值經(jīng)查表找出，完成相位到幅度的轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到 D/A 轉(zhuǎn)換器，由 D/A 轉(zhuǎn)換器將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)輸出。
一般32位累加器不會(huì)全用來輸出作為ROM地址，會(huì)根據(jù)ROM深度來適當(dāng)截取高位作為地址，其余位可以作為控制頻率。例如現(xiàn)在ROM中存儲(chǔ)波形一個(gè)周期數(shù)據(jù)每個(gè)數(shù)據(jù)位寬8位，則數(shù)據(jù)范圍為0-2^8（256），但是要產(chǎn)生一個(gè)周期波形需要512個(gè)，因?yàn)?-256一般是上升期，256-0處于下降期，那么現(xiàn)在ROM深度為512，則地址位寬應(yīng)為9位，2的9次方=512，則32位累加器只需高9位即可[31：23]尋址，其余位用來控制地址改變的頻率。假如現(xiàn)在每來一個(gè)時(shí)鐘地址變一次，那么其余位(即頻率控制字A)應(yīng)設(shè)置為32‘h800000即32’b0000_0000_10000000_0000_0000_0000_0000，最高位1其實(shí)就是地址的最低位，累加器初始為0，來個(gè)時(shí)鐘沿加一次A，高9位地址變化一次。要想兩個(gè)時(shí)鐘變化一次，那么A就是32‘b0000_00000100_0000_0000_0000_0000_0000，兩個(gè)時(shí)鐘之后地址的最低位才會(huì)變化。這樣通過對(duì)頻率控制字A的設(shè)置就可以達(dá)到改變地址的變化頻率，其實(shí)就是輸出的頻率。不知道這樣說看者能否理解。
代碼：
module dds(
clk,
rst,
Fword, //頻率控制字A
Pword, //相位控制字
data
);
input clk,rst;
input [31:0] Fword;
input [8:0] Pword;
output [7:0] data; //8位數(shù)據(jù)
reg [31:0] r_Fword;
reg [8:0] r_Pword;
reg [31:0] cnt;
wire [8:0] rom_adder;
always@(posedge clk)
begin
r_Fword<=Fword;
r_Pword<=Pword;
end
always@(posedge clk or negedge rst) //累加器部分
begin
if(!rst)
cnt<=32'd0;
else
cnt<=cnt+r_Fword;
end
assign rom_adder=cnt[31:23]+r_Pword; //ROM地址
rom rom( //例化一個(gè)ROM ip核
.address(rom_adder),
.clock(clk),
.q(data)
);
endmodule
tb:
`timescale 1ns/1ns
module dds_tb;
reg clk,rst;
reg [31:0] Fword;
reg [8:0] Pword;
wire [7:0] data;
dds u0(
.clk(clk),
.rst(rst),
.Fword(Fword),
.Pword(Pword),
.data(data)
);
initial clk=1;
always #10 clk=~clk;
initial begin
rst=0;
Fword=32'h800000;
Pword=9'd0;
#101;
rst=1;
#500;
$stop;
end
endmodule
ROM中值，用來比對(duì)，在例化ip是輸出加了一個(gè)寄存器，因此會(huì)延時(shí)一拍輸出。主時(shí)鐘50M,下圖把data轉(zhuǎn)換為模擬值，兩個(gè)黃線之間為頻率97.65khz，A為32‘h800000=32’d8388608，50_000_000乘以A等于419430400000000，除以2^32等于97656.25khz驗(yàn)證正確。
更改ROM中mif文件，添加三角波，ROM中三角波這里一共有256個(gè)數(shù)值，0-127,127-0，地址位寬為8位，那么[31:24]作為地址，其余位作為頻率控制字。只需改動(dòng)程序中地址位寬就可以了，A暫時(shí)設(shè)為32‘h01000000，下圖為相位控制字為8‘h0,8’h5；可以看出相位控制字不會(huì)改變輸出頻率.
附加：如果此時(shí)知道主時(shí)鐘50M，想生成一個(gè)25M的波形，那么首先根據(jù)公式計(jì)算出A=2147483648即二進(jìn)制1000_0000_0000_0000_0000_0000_0000_0000.仿真如下圖為方波，因?yàn)楦鶕?jù)地址變化只取0、127.
總結(jié)：本文內(nèi)容也是在看相關(guān)視頻后自己更改ROM深度，更換波形仿真后得出，由于敘述水平有限，其中原理可以自行查看其他文章內(nèi)容了解，關(guān)于本文如有不懂之處可以聯(lián)系我，共同再探討。同時(shí)其中主要思想可以用來作為任意分頻設(shè)計(jì)，后續(xù)再做。
文末附上一個(gè)mif文件生成器，不然手動(dòng)輸入ROM值太慢了
更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<
