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本期，專利情報(bào)欄目將解讀華為的堆疊封裝技術(shù)。

華為最近又上了熱搜頭條，這次是因?yàn)樾酒询B技術(shù)專利公布。

近期，華為公布了3個(gè)芯片堆疊封裝專利，向外界證明自己在手機(jī)市場仍有翻盤的希望！

市場熱議紛紛，看來華為不甘手機(jī)業(yè)務(wù)這般寂寞下去，還想東山再起。

人家在沒有臺(tái)積電先進(jìn)制程工藝芯片的支持下，要曲線救國，靠芯片堆疊技術(shù)，提升性能應(yīng)對市場競爭。

這也符合之前在華為業(yè)績發(fā)布會(huì)上的高層表態(tài)。

當(dāng)時(shí)的輪值董事長郭平說，華為要采用面積換性能，用堆疊換性能的方式，來解決芯片問題，使不那么先進(jìn)的芯片，也能夠具有競爭力。

郭平認(rèn)為，創(chuàng)新的芯片封裝和小芯片互連技術(shù)，尤其是3D堆疊，成為華為提升其芯片性能，提升競爭力的一種方式。因此，該公司投資于專有的封裝和互連方法（例如其獲得專利的方法）是非常有意義的。

眾所周知，在美國制裁下，華為手機(jī)業(yè)務(wù)尤其是中高端市場一落千丈，若再?zèng)]有破局的抓手，就真的銷聲匿跡了。

這次，人家把寶押注在堆疊封裝技術(shù)上。

01芯片堆疊封裝是什么技術(shù)？

技術(shù)論壇已經(jīng)瘋傳這個(gè)詞匯了。

當(dāng)然，這不是新技術(shù)，行業(yè)老生常談的玩意兒。

技術(shù)大牛在論壇做過解釋，行內(nèi)公司其實(shí)都有用堆疊封裝技術(shù)，發(fā)展多年，各自側(cè)重點(diǎn)不同。

堆疊技術(shù)也可以叫做3D堆疊技術(shù)，是利用堆疊技術(shù)或通過互連和其他微加工技術(shù)在芯片或結(jié)構(gòu)的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術(shù)的三維堆疊處理技術(shù)。

該技術(shù)用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進(jìn)的系統(tǒng)級封裝制造技術(shù)。

在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因?yàn)樵赯軸上功能和信號都有擴(kuò)展，無論堆棧位于IC內(nèi)部還是外部。

所有主要芯片開發(fā)商和制造商現(xiàn)在都擁有自己專有的芯片封裝和互連方法。

目前，3D芯片技術(shù)的類別包括：基于芯片堆疊的3D技術(shù)，基于有源TSV的3D技術(shù)，基于無源TSV的3D技術(shù)，以及基于芯片制造的3D技術(shù)。

說的直白點(diǎn)，先進(jìn)制程工藝進(jìn)步需要大量時(shí)間，換個(gè)思路，讓堆疊老版本芯片的套路讓整體性能1＋1＞2，也可以接受。

通俗點(diǎn)講，三個(gè)臭皮匠頂個(gè)諸葛亮，摩爾定律不管用，那就靠數(shù)量堆疊加湊活過日子。

02華為跟風(fēng)蘋果？

很多人猜測，或許華為下重注的原因是先行者蘋果如此操作。

前段時(shí)間蘋果舉行線上發(fā)布會(huì)時(shí)推出了號稱“史上最強(qiáng)”的 Apple M1 ultra，就是一種采用堆疊思路設(shè)計(jì)的芯片。

硬件發(fā)燒友將官方公開的工藝流程都上傳到論壇網(wǎng)站，大家可以自行看蘋果芯片設(shè)計(jì)思路。

M1 ultra 將兩枚 M1 Max 中隱藏的芯片間互連模塊（die－to－die connector）通過技術(shù)手段整合在一起，蘋果將其稱之為“Ultra Fusion”架構(gòu)，擁有 1 萬多個(gè)信號點(diǎn)，互連帶寬高達(dá) 2．5TB／s，而且延遲、功耗都非常低。

通過這種方式組合而成的 M1 Ultra，規(guī)格基本上是 M1 Max 的翻倍。

同樣是采用了 5nm 制造工藝，但 M1 Ultra 的晶體管數(shù)量卻高達(dá) 1140 億個(gè)，統(tǒng)一內(nèi)存最高達(dá)到 128GB，總帶寬 800GB／s。

蘋果搞這思路也是處于工藝壓力問題，畢竟不可能天天都有制程工藝大躍進(jìn)，但產(chǎn)品迭代性能優(yōu)化不能停，否則如何做饑餓營銷給用戶營造產(chǎn)品日新月異有新鮮感。

所以只能從其他地方動(dòng)腦筋。在芯片工藝制程發(fā)展之初，先進(jìn)制程不僅能帶來更強(qiáng)勁的性能，讓芯片變得更小，同時(shí)也能讓晶體管成本下降。

但從28nm以后，這個(gè)趨勢被打破了，這也是為何許多對性能與功耗要求不高的芯片仍然采用28nm制程，因?yàn)檫@樣具有最佳性價(jià)比。

那么不想增加成本用更先進(jìn)的制程，又想擁有更強(qiáng)的性能，有沒有方法實(shí)現(xiàn)呢？

就是采用芯片堆疊技術(shù)。比如英國的AI芯片公司Graphcore發(fā)布了一款I(lǐng)PU產(chǎn)品Bow，采用臺(tái)積電7nm工藝生產(chǎn)，經(jīng)過臺(tái)積電研發(fā)的3D WoW硅晶圓堆疊技術(shù)封裝后，性能提升了40％，功耗降低16％。

臺(tái)積電的這項(xiàng)3D WoW硅晶圓堆疊技術(shù)，自2018年被提出，可以認(rèn)為是類似于3D NAND閃存多層堆疊一樣，將兩層Die以鏡像方式垂直堆疊起來，以更先進(jìn)的封裝技術(shù)提升芯片性能。

有了芯片堆疊技術(shù)，能夠讓廠商以成熟工藝來獲得更高的性能，同時(shí)還能降低成本，畢竟成熟工藝良率更高，產(chǎn)能更大。

03華為三項(xiàng)堆疊封裝專利

簡單說下華為最近的3項(xiàng)相關(guān)專利。

在德高行全球?qū)＠麛?shù)據(jù)庫中 ，以華為、堆疊封裝為關(guān)鍵詞檢索，得出華為旗下?lián)碛邢嚓P(guān)專利：中國專利30件，包括發(fā)明公開19件、發(fā)明授權(quán)8件、實(shí)用新型3件，PCT專利24件。

從技術(shù)布局看，最早關(guān)于華為芯片堆疊技術(shù)的專利公開日在2012年，該專利為“芯片堆疊封裝結(jié)構(gòu)”（申請公布號：CN102693968A），主要設(shè)計(jì)芯片封裝技術(shù)領(lǐng)域，實(shí)現(xiàn)芯片的高密度堆疊，提高芯片堆疊封裝結(jié)構(gòu)的散熱效率。

知情郎翻閱了下這十余年來華為關(guān)于芯片堆疊技術(shù)的公開專利，緊扣芯片堆疊技術(shù)主題的專利不多，就這么幾件。

早期華為也不關(guān)注芯片堆疊技術(shù)，也是近幾年芯片斷糧，倒逼公司加碼相關(guān)研發(fā)。

比較經(jīng)典的是4月5日公開的專利（一種芯片堆疊封裝及終端設(shè)備），設(shè)計(jì)堆疊思路很簡明扼要。

兩塊裸芯片不完全重疊，只有部分重疊，然后重疊的芯片部分相互連接，不重疊的芯片部分，再相互與走線結(jié)構(gòu)連接，最終連接至一起，封裝成一塊芯片。

按照華為的說法，這樣可以解決因采用硅通孔技術(shù)而導(dǎo)致的成本高的問題。

這個(gè)專利描述了對性能的提升，但對功耗控制、發(fā)熱等問題，都沒有說。

至于華為要走的技術(shù)路線。

電子發(fā)燒友論壇有個(gè)技術(shù)專家有個(gè)比較客觀的觀點(diǎn)：

堆疊技術(shù)有上限。

雖然說華為也可以通過類似方法讓低制程芯片也煥發(fā)出新的生機(jī)，從而得到更高的性能表現(xiàn)。

比如7nm通過芯片堆疊技術(shù)可以擁有5nm芯片的性能表現(xiàn)，而14nm芯片則需要6顆疊在一起才能在晶體管上比得上一顆5nm芯片。這樣一來，不僅是體積大增，同時(shí)由于線寬過小，會(huì)導(dǎo)致極間漏電流增大，邏輯錯(cuò)誤增加，極間電容因?yàn)椴季€增多也會(huì)大幅增加，從而導(dǎo)致整體功耗增加數(shù)倍。而功耗的增加也導(dǎo)致發(fā)熱情況非常嚴(yán)重，芯片堆疊多散熱如何處理就是問題。

即便這些問題都能夠解決，但更關(guān)鍵的問題是，即便通過芯片疊加，使晶體管數(shù)量能夠比肩高制程芯片，但算力利用率顯然不是簡單的1＋1＝2，大部分情況下最多只能得到1．3左右，即便是蘋果，其性能也是在1．8左右。這項(xiàng)技術(shù)想要真正走向成熟，還有不小的路程。

04哪些企業(yè)技術(shù)儲(chǔ)備深厚？

以堆疊封裝為關(guān)鍵詞檢索，國內(nèi)專利申請排名如下：

不是三星就是臺(tái)積電，還要老牌封裝廠日月光。

意料之中，查閱了三星國內(nèi)的專利，各種堆疊封裝套路，看的知情郎這個(gè)外行眼花繚亂。

美國專利申請排名如下：

還是三星、臺(tái)積電、鎂光，區(qū)別不大，頭部就這些企業(yè)來回倒騰。

下面分享下華為最新專利！

05芯片堆疊封裝結(jié)構(gòu)

專利摘要：

該專利為一種芯片堆疊封裝結(jié)構(gòu)（100）及其封裝方法、電子設(shè)備（1），涉及電子技術(shù)領(lǐng)域，用于解決如何將多個(gè)副芯片堆疊單元（30）可靠的鍵合在同一主芯片堆疊單元（10）上的問題。

芯片堆疊封裝結(jié)構(gòu)（100），包括：主芯片堆疊單元（10），具有位于第一表面上的絕緣且間隔設(shè)置的多個(gè)主管腳（11）；第一鍵合層（20），設(shè)置于第一表面上；第一鍵合層（20）包括絕緣且間隔設(shè)置的多個(gè)鍵合組件（21）；多個(gè)鍵合組件（21）中的每個(gè)包括至少一個(gè)鍵合部（211），任意兩個(gè)鍵合部（211）絕緣設(shè)置，且任意兩個(gè)鍵合部（211）的橫截面積相同；多個(gè)鍵合組件（21）分別與多個(gè)主管腳（11）鍵合；多個(gè)副芯片堆疊單元（30），設(shè)置于第一鍵合層（20）遠(yuǎn)離主芯片堆疊單元（10）一側(cè)的表面；副芯片堆疊單元（30）具有絕緣且間隔設(shè)置的多個(gè)微凸點(diǎn)（31）；多個(gè)微凸點(diǎn)（31）中的每個(gè)與多個(gè)鍵合組件（21）中的一個(gè)鍵合。

背景技術(shù)與解決的現(xiàn)實(shí)問題

隨著電子技術(shù)的發(fā)展，電子設(shè)備不斷向小型化、集成化、超薄化的趨勢發(fā)展，電子設(shè)備中的芯片堆疊封裝結(jié)構(gòu)也不得不向小型化發(fā)展。

為了使芯片堆疊封裝結(jié)構(gòu)小型化和集成化，堆疊封裝（package on package，POP）將成為芯片堆疊封裝結(jié)構(gòu)的發(fā)展趨勢。

堆疊封裝，即同一芯片堆疊封裝結(jié)構(gòu)中，在主芯片堆疊單元上鍵合多個(gè)副芯片堆疊單元的結(jié)構(gòu)。但主芯片堆疊單元與副芯片堆疊單元鍵合的可靠性，會(huì)直接影響芯片堆疊封裝結(jié)構(gòu)的性能，從而成為本領(lǐng)域技術(shù)人員研究的重點(diǎn)問題。

以主芯片堆疊單元上鍵合多個(gè)管腳間距差別較大的副芯片堆疊單元為例，例如、芯片堆疊封裝結(jié)構(gòu)中包括四個(gè)芯片堆疊單元，第一副芯片堆疊單元、第二副芯片堆疊單元和第三副芯片堆疊單元鍵合在主芯片堆疊單元上。第一副芯片堆疊單元的管腳間距小于lum，第二副芯片堆疊單元的管腳間距是 5um，第三副芯片堆疊單元的管腳間距是 40μm。

由于不同管腳間距的芯片對工藝的要求不同，采用的鍵合方法不同。管腳間距小的芯片需要采用集成度較高的鍵合方法，管腳間距大的芯片采用集成度較低的鍵合方法。因此，如何將多個(gè)副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上，成為本領(lǐng)域技術(shù)人員需要解決的技術(shù)問題。

本申請實(shí)施例提供一種芯片堆疊封裝結(jié)構(gòu)及其封裝方法、電子設(shè)備，用于解決如何將多個(gè)副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上的問題。

06多芯片堆疊封裝方法

專利摘要：

一種多芯片堆疊封裝及制作方法，涉及芯片技術(shù)領(lǐng)域，能夠解決多芯片的應(yīng)力集中問題，能夠以進(jìn)行更多層芯片的堆疊。

該多芯片堆疊封裝包括：沿第一方向堆疊設(shè)置的第一芯片（101）和第二芯片（102），其中所述第一芯片（101）內(nèi)沿所述第一方向開設(shè)有第一導(dǎo)電通孔（31），所述第二芯片（102）內(nèi)沿所述第一方向開設(shè)有第二導(dǎo)電通孔（32）；設(shè)置于所述第一芯片（101）和所述第二芯片（102）之間的第一再布線層（21），且所述第一再布線層 （21）的兩側(cè)分別與所述第一芯片（101）的表面和所述第二芯片（102）的表面固定， 其中所述第一導(dǎo)電通孔（31）和所述第二導(dǎo)電通孔（32）通過所述第一再布線層（21）導(dǎo)通，所述第一導(dǎo)電通孔（31）和所述第二導(dǎo)電通孔（32）錯(cuò)開設(shè)置。所述多芯片堆疊封裝及制作方法用于芯片的制造。

背景技術(shù)以及解決的現(xiàn)實(shí)問題

隨著電子通信行業(yè)的進(jìn)步、5G（5Generation，第五代通訊技術(shù)）時(shí)代的來臨，物聯(lián)網(wǎng)（Internet of Things，IoT）及人工智能（Artificial Intelligence，AI）等科技產(chǎn)品蓬勃發(fā)展，人們對信息快速傳輸能力的要求不斷提高，芯片架構(gòu)也隨著新市場一起發(fā)展。

一般的芯片的架構(gòu)都是平面式的布局在電路板上，占用的面積大，需要的接口 多。相關(guān)技術(shù)中有一種高帶寬存儲(chǔ)器（High Bandwidth Memory，HBM）的技術(shù)可以將多個(gè)芯片堆疊封裝起來。

其制成的多芯片堆疊封裝可以滿足多用戶、高吞吐、低延遲、高密度的設(shè)備需求，先進(jìn)的芯片架構(gòu)在提升集成度的同時(shí)、能夠使帶寬不再受制于引腳的互連數(shù)量。在相關(guān)技術(shù)中的多芯片堆疊封裝中，為了使多個(gè)芯片之間互連，需要在芯片內(nèi)制作 TSV（Through Silicon Via，硅通孔），其原理是在硅晶圓上以蝕刻或激光方式鉆孔，再以導(dǎo)電材料如銅、多晶硅、鎢等物質(zhì)填滿，當(dāng)多個(gè)芯片堆疊時(shí)，通過TSV的互連，使多個(gè)芯片之間實(shí)現(xiàn)互連。

但是，相關(guān)技術(shù)中的多芯片堆疊封裝，在實(shí)際的應(yīng)用過程中，TSV處的金屬材料經(jīng)過一段時(shí)間后會(huì)產(chǎn)生蠕變作用（固體受恒定的外力作用下，變形隨時(shí)間而增加），多層之間的蠕變作用疊加，使垂直方向產(chǎn)生應(yīng)力集中，導(dǎo)致出現(xiàn)分成開裂等缺陷。尤其是三層以及四層以上的芯片堆疊后受蠕變影響成倍增加。

本申請的實(shí)施例提供一種多芯片堆疊封裝及制作方法，能夠解決多芯片的應(yīng)力集中問題，可以進(jìn)行更多層芯片的堆疊。

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