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華為最近又上了熱搜頭條，這次是因為芯片堆疊技術專利公布。
近期，華為公布了3個芯片堆疊封裝專利，向外界證明自己在手機市場仍有翻盤的希望！
市場熱議紛紛，看來華為不甘手機業(yè)務這般寂寞下去，還想東山再起。
人家在沒有臺積電先進制程工藝芯片的支持下，要曲線救國，靠芯片堆疊技術，提升性能應對市場競爭。
這也符合之前在華為業(yè)績發(fā)布會上的高層表態(tài)。
當時的輪值董事長郭平說，華為要采用面積換性能，用堆疊換性能的方式，來解決芯片問題，使不那么先進的芯片，也能夠具有競爭力。
郭平認為，創(chuàng)新的芯片封裝和小芯片互連技術，尤其是3D堆疊，成為華為提升其芯片性能，提升競爭力的一種方式。因此，該公司投資于專有的封裝和互連方法（例如其獲得專利的方法）是非常有意義的。
眾所周知，在美國制裁下，華為手機業(yè)務尤其是中高端市場一落千丈，若再沒有破局的抓手，就真的銷聲匿跡了。
這次，人家把寶押注在堆疊封裝技術上。
01芯片堆疊封裝是什么技術？
技術論壇已經(jīng)瘋傳這個詞匯了。
當然，這不是新技術，行業(yè)老生常談的玩意兒。
技術大牛在論壇做過解釋，行內公司其實都有用堆疊封裝技術，發(fā)展多年，各自側重點不同。
堆疊技術也可以叫做3D堆疊技術，是利用堆疊技術或通過互連和其他微加工技術在芯片或結構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能，針對包裝和可靠性技術的三維堆疊處理技術。
該技術用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進的系統(tǒng)級封裝制造技術。
在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內部還是外部。
所有主要芯片開發(fā)商和制造商現(xiàn)在都擁有自己專有的芯片封裝和互連方法。
目前，3D芯片技術的類別包括：基于芯片堆疊的3D技術，基于有源TSV的3D技術，基于無源TSV的3D技術，以及基于芯片制造的3D技術。
說的直白點，先進制程工藝進步需要大量時間，換個思路，讓堆疊老版本芯片的套路讓整體性能1＋1＞2，也可以接受。
通俗點講，三個臭皮匠頂個諸葛亮，摩爾定律不管用，那就靠數(shù)量堆疊加湊活過日子。
02華為跟風蘋果？
很多人猜測，或許華為下重注的原因是先行者蘋果如此操作。
前段時間蘋果舉行線上發(fā)布會時推出了號稱“史上最強”的 Apple M1 ultra，就是一種采用堆疊思路設計的芯片。
硬件發(fā)燒友將官方公開的工藝流程都上傳到論壇網(wǎng)站，大家可以自行看蘋果芯片設計思路。
M1 ultra 將兩枚 M1 Max 中隱藏的芯片間互連模塊（die－to－die connector）通過技術手段整合在一起，蘋果將其稱之為“Ultra Fusion”架構，擁有 1 萬多個信號點，互連帶寬高達 2．5TB／s，而且延遲、功耗都非常低。
通過這種方式組合而成的 M1 Ultra，規(guī)格基本上是 M1 Max 的翻倍。
同樣是采用了 5nm 制造工藝，但 M1 Ultra 的晶體管數(shù)量卻高達 1140 億個，統(tǒng)一內存最高達到 128GB，總帶寬 800GB／s。
蘋果搞這思路也是處于工藝壓力問題，畢竟不可能天天都有制程工藝大躍進，但產(chǎn)品迭代性能優(yōu)化不能停，否則如何做饑餓營銷給用戶營造產(chǎn)品日新月異有新鮮感。
所以只能從其他地方動腦筋。在芯片工藝制程發(fā)展之初，先進制程不僅能帶來更強勁的性能，讓芯片變得更小，同時也能讓晶體管成本下降。
但從28nm以后，這個趨勢被打破了，這也是為何許多對性能與功耗要求不高的芯片仍然采用28nm制程，因為這樣具有最佳性價比。
那么不想增加成本用更先進的制程，又想擁有更強的性能，有沒有方法實現(xiàn)呢？
就是采用芯片堆疊技術。比如英國的AI芯片公司Graphcore發(fā)布了一款IPU產(chǎn)品Bow，采用臺積電7nm工藝生產(chǎn)，經(jīng)過臺積電研發(fā)的3D WoW硅晶圓堆疊技術封裝后，性能提升了40％，功耗降低16％。
臺積電的這項3D WoW硅晶圓堆疊技術，自2018年被提出，可以認為是類似于3D NAND閃存多層堆疊一樣，將兩層Die以鏡像方式垂直堆疊起來，以更先進的封裝技術提升芯片性能。
有了芯片堆疊技術，能夠讓廠商以成熟工藝來獲得更高的性能，同時還能降低成本，畢竟成熟工藝良率更高，產(chǎn)能更大。
03華為三項堆疊封裝專利
簡單說下華為最近的3項相關專利。
在德高行全球專利數(shù)據(jù)庫中 ，以華為、堆疊封裝為關鍵詞檢索，得出華為旗下?lián)碛邢嚓P專利：中國專利30件，包括發(fā)明公開19件、發(fā)明授權8件、實用新型3件，PCT專利24件。
從技術布局看，最早關于華為芯片堆疊技術的專利公開日在2012年，該專利為“芯片堆疊封裝結構”（申請公布號：CN102693968A），主要設計芯片封裝技術領域，實現(xiàn)芯片的高密度堆疊，提高芯片堆疊封裝結構的散熱效率。
知情郎翻閱了下這十余年來華為關于芯片堆疊技術的公開專利，緊扣芯片堆疊技術主題的專利不多，就這么幾件。
早期華為也不關注芯片堆疊技術，也是近幾年芯片斷糧，倒逼公司加碼相關研發(fā)。
比較經(jīng)典的是4月5日公開的專利（一種芯片堆疊封裝及終端設備），設計堆疊思路很簡明扼要。
兩塊裸芯片不完全重疊，只有部分重疊，然后重疊的芯片部分相互連接，不重疊的芯片部分，再相互與走線結構連接，最終連接至一起，封裝成一塊芯片。
按照華為的說法，這樣可以解決因采用硅通孔技術而導致的成本高的問題。
這個專利描述了對性能的提升，但對功耗控制、發(fā)熱等問題，都沒有說。
至于華為要走的技術路線。
電子發(fā)燒友論壇有個技術專家有個比較客觀的觀點：
堆疊技術有上限。
雖然說華為也可以通過類似方法讓低制程芯片也煥發(fā)出新的生機，從而得到更高的性能表現(xiàn)。
比如7nm通過芯片堆疊技術可以擁有5nm芯片的性能表現(xiàn)，而14nm芯片則需要6顆疊在一起才能在晶體管上比得上一顆5nm芯片。這樣一來，不僅是體積大增，同時由于線寬過小，會導致極間漏電流增大，邏輯錯誤增加，極間電容因為布線增多也會大幅增加，從而導致整體功耗增加數(shù)倍。而功耗的增加也導致發(fā)熱情況非常嚴重，芯片堆疊多散熱如何處理就是問題。
即便這些問題都能夠解決，但更關鍵的問題是，即便通過芯片疊加，使晶體管數(shù)量能夠比肩高制程芯片，但算力利用率顯然不是簡單的1＋1＝2，大部分情況下最多只能得到1．3左右，即便是蘋果，其性能也是在1．8左右。這項技術想要真正走向成熟，還有不小的路程。
04哪些企業(yè)技術儲備深厚？
以堆疊封裝為關鍵詞檢索，國內專利申請排名如下：
不是三星就是臺積電，還要老牌封裝廠日月光。
意料之中，查閱了三星國內的專利，各種堆疊封裝套路，看的知情郎這個外行眼花繚亂。
美國專利申請排名如下：
還是三星、臺積電、鎂光，區(qū)別不大，頭部就這些企業(yè)來回倒騰。
下面分享下華為最新專利！
05芯片堆疊封裝結構
專利摘要：
該專利為一種芯片堆疊封裝結構（100）及其封裝方法、電子設備（1），涉及電子技術領域，用于解決如何將多個副芯片堆疊單元（30）可靠的鍵合在同一主芯片堆疊單元（10）上的問題。
芯片堆疊封裝結構（100），包括：主芯片堆疊單元（10），具有位于第一表面上的絕緣且間隔設置的多個主管腳（11）；第一鍵合層（20），設置于第一表面上；第一鍵合層（20）包括絕緣且間隔設置的多個鍵合組件（21）；多個鍵合組件（21）中的每個包括至少一個鍵合部（211），任意兩個鍵合部（211）絕緣設置，且任意兩個鍵合部（211）的橫截面積相同；多個鍵合組件（21）分別與多個主管腳（11）鍵合；多個副芯片堆疊單元（30），設置于第一鍵合層（20）遠離主芯片堆疊單元（10）一側的表面；副芯片堆疊單元（30）具有絕緣且間隔設置的多個微凸點（31）；多個微凸點（31）中的每個與多個鍵合組件（21）中的一個鍵合。
背景技術與解決的現(xiàn)實問題
隨著電子技術的發(fā)展，電子設備不斷向小型化、集成化、超薄化的趨勢發(fā)展，電子設備中的芯片堆疊封裝結構也不得不向小型化發(fā)展。
為了使芯片堆疊封裝結構小型化和集成化，堆疊封裝（package on package，POP）將成為芯片堆疊封裝結構的發(fā)展趨勢。
堆疊封裝，即同一芯片堆疊封裝結構中，在主芯片堆疊單元上鍵合多個副芯片堆疊單元的結構。但主芯片堆疊單元與副芯片堆疊單元鍵合的可靠性，會直接影響芯片堆疊封裝結構的性能，從而成為本領域技術人員研究的重點問題。
以主芯片堆疊單元上鍵合多個管腳間距差別較大的副芯片堆疊單元為例，例如、芯片堆疊封裝結構中包括四個芯片堆疊單元，第一副芯片堆疊單元、第二副芯片堆疊單元和第三副芯片堆疊單元鍵合在主芯片堆疊單元上。第一副芯片堆疊單元的管腳間距小于lum，第二副芯片堆疊單元的管腳間距是 5um，第三副芯片堆疊單元的管腳間距是 40μm。
由于不同管腳間距的芯片對工藝的要求不同，采用的鍵合方法不同。管腳間距小的芯片需要采用集成度較高的鍵合方法，管腳間距大的芯片采用集成度較低的鍵合方法。因此，如何將多個副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上，成為本領域技術人員需要解決的技術問題。
本申請實施例提供一種芯片堆疊封裝結構及其封裝方法、電子設備，用于解決如何將多個副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上的問題。
06多芯片堆疊封裝方法
專利摘要：
一種多芯片堆疊封裝及制作方法，涉及芯片技術領域，能夠解決多芯片的應力集中問題，能夠以進行更多層芯片的堆疊。
該多芯片堆疊封裝包括：沿第一方向堆疊設置的第一芯片（101）和第二芯片（102），其中所述第一芯片（101）內沿所述第一方向開設有第一導電通孔（31），所述第二芯片（102）內沿所述第一方向開設有第二導電通孔（32）；設置于所述第一芯片（101）和所述第二芯片（102）之間的第一再布線層（21），且所述第一再布線層 （21）的兩側分別與所述第一芯片（101）的表面和所述第二芯片（102）的表面固定， 其中所述第一導電通孔（31）和所述第二導電通孔（32）通過所述第一再布線層（21）導通，所述第一導電通孔（31）和所述第二導電通孔（32）錯開設置。所述多芯片堆疊封裝及制作方法用于芯片的制造。
背景技術以及解決的現(xiàn)實問題
隨著電子通信行業(yè)的進步、5G（5Generation，第五代通訊技術）時代的來臨，物聯(lián)網(wǎng)（Internet of Things，IoT）及人工智能（Artificial Intelligence，AI）等科技產(chǎn)品蓬勃發(fā)展，人們對信息快速傳輸能力的要求不斷提高，芯片架構也隨著新市場一起發(fā)展。
一般的芯片的架構都是平面式的布局在電路板上，占用的面積大，需要的接口 多。相關技術中有一種高帶寬存儲器（High Bandwidth Memory，HBM）的技術可以將多個芯片堆疊封裝起來。
其制成的多芯片堆疊封裝可以滿足多用戶、高吞吐、低延遲、高密度的設備需求，先進的芯片架構在提升集成度的同時、能夠使帶寬不再受制于引腳的互連數(shù)量。在相關技術中的多芯片堆疊封裝中，為了使多個芯片之間互連，需要在芯片內制作 TSV（Through Silicon Via，硅通孔），其原理是在硅晶圓上以蝕刻或激光方式鉆孔，再以導電材料如銅、多晶硅、鎢等物質填滿，當多個芯片堆疊時，通過TSV的互連，使多個芯片之間實現(xiàn)互連。
但是，相關技術中的多芯片堆疊封裝，在實際的應用過程中，TSV處的金屬材料經(jīng)過一段時間后會產(chǎn)生蠕變作用（固體受恒定的外力作用下，變形隨時間而增加），多層之間的蠕變作用疊加，使垂直方向產(chǎn)生應力集中，導致出現(xiàn)分成開裂等缺陷。尤其是三層以及四層以上的芯片堆疊后受蠕變影響成倍增加。
本申請的實施例提供一種多芯片堆疊封裝及制作方法，能夠解決多芯片的應力集中問題，可以進行更多層芯片的堆疊。
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