談及半導(dǎo)體設(shè)備，大家常常提起的光刻機(jī)。但實(shí)際上，在半導(dǎo)體領(lǐng)域還有一些非常重要的設(shè)備，如ATE（Automatic Test Equipment）就是其中一個(gè)重要類別。

　　據(jù)維基百科介紹，所謂ATE是指可以利用自動(dòng)化技術(shù)，針對(duì)產(chǎn)品進(jìn)行快速測(cè)試的設(shè)備。具體到半導(dǎo)體領(lǐng)域，是指在芯片制造過(guò)程中，用于CP（Chip Probe）和FT（Final Test）測(cè)試的設(shè)備。只有經(jīng)歷了這兩個(gè)步驟，才能盡可能地保證交付給開(kāi)發(fā)者芯片的可靠性。

　　隨著芯片（尤其是SoC）工藝的穩(wěn)步推進(jìn)，制造成本的持續(xù)增加，作為芯片生產(chǎn)流程重要一環(huán)，測(cè)試的被重視程度越來(lái)越高，這就給相應(yīng)的ATE供應(yīng)商帶來(lái)了巨大的挑戰(zhàn)。日前，全球領(lǐng)先ATE供應(yīng)商泰瑞達(dá)的銷(xiāo)售副總經(jīng)理黃飛鴻分享了市場(chǎng)對(duì)ATE需求的演變以及他們的應(yīng)對(duì)之策。

　　漸變的SoC測(cè)試需求

　　黃飛鴻表示，在1990到2025年這幾十年里，工藝在快速演進(jìn)。與此同時(shí)，對(duì)ATE也提出了更多的需求。

　　據(jù)介紹，90年代是CMOS蓬勃發(fā)展的時(shí)代，當(dāng)時(shí)半導(dǎo)體SoC芯片的功能越來(lái)越強(qiáng)，芯片上面也會(huì)集成模擬的能力，包括數(shù)據(jù)接口的傳輸率也在同步增加。這就給當(dāng)時(shí)的ATE提出了挑戰(zhàn)?！霸壤系臏y(cè)試平臺(tái)實(shí)際上不能夠覆蓋新集成的模擬和高速接口測(cè)試的需求，因此便需要增強(qiáng)ATE的功能性。也就是說(shuō)當(dāng)時(shí)的ATE設(shè)計(jì)研發(fā)要滿足日趨復(fù)雜的SoC芯片需求”，黃飛鴻告訴記者。

　　來(lái)到2000到2015年間，工藝越來(lái)越先進(jìn)，芯片尺寸也越來(lái)越小，芯片上的晶體管集成度也越來(lái)越高。這個(gè)時(shí)候，芯片對(duì)于測(cè)試的專門(mén)設(shè)計(jì)、標(biāo)準(zhǔn)化接口和DFT設(shè)計(jì)能力也不斷地加強(qiáng)。因?yàn)橹挥羞@樣做，才能夠覆蓋到包括越來(lái)越深的SCAN掃描測(cè)試、BIST測(cè)試和標(biāo)準(zhǔn)化接口測(cè)試等在內(nèi)的日趨復(fù)雜的芯片測(cè)試需求。

　　同時(shí)，因?yàn)樾酒?guī)模的變大，帶來(lái)了更高的測(cè)試成本，這就要求測(cè)試從以前的單工位，往前推出到多工位，進(jìn)而帶來(lái)同測(cè)的要求。換個(gè)說(shuō)法，就是說(shuō)這個(gè)時(shí)代對(duì)測(cè)試的一個(gè)重要需求就是測(cè)試機(jī)板上面能夠集成越來(lái)越多的通道，能夠同時(shí)做2工位，4工位，8工位的測(cè)試。

　　進(jìn)入2020年以后，芯片制造工藝微縮到了5nm，并持續(xù)往3nm推進(jìn)，這個(gè)時(shí)代芯片晶體量增長(zhǎng)速度又開(kāi)始超出了設(shè)備的極限。再者，這個(gè)時(shí)代的芯片周期縮短、芯片復(fù)雜度提升幅度也極大，這就讓芯片的測(cè)試進(jìn)入了復(fù)雜性時(shí)代。這就給其帶來(lái)了新一輪的挑戰(zhàn)。

　　據(jù)黃飛鴻介紹，先進(jìn)工藝演進(jìn)首先帶來(lái)的是芯片測(cè)試時(shí)間的增加，這一部分是由給數(shù)量暴增的晶體管進(jìn)行測(cè)試造成的。如下圖左所示，如果以2015年時(shí)間為測(cè)試基準(zhǔn)，現(xiàn)在同樣測(cè)試所花的時(shí)間可以接近當(dāng)年的2.5倍，未來(lái)甚至可以進(jìn)一步增加到三倍；此外，對(duì)于類似模擬和射頻這樣的芯片，在做測(cè)試的時(shí)候需要先做Trim調(diào)整，然后再測(cè)試，這又帶來(lái)了測(cè)試時(shí)間的增加?！皽y(cè)試時(shí)間的增加，意味著更高的測(cè)試成本”，黃飛鴻強(qiáng)調(diào)。

　　他進(jìn)一步指出，Wafer yield是先進(jìn)工藝帶來(lái)的另一個(gè)挑戰(zhàn)。

　　如上圖右所示，黃飛鴻告訴記者，隨著工藝尺寸的不斷縮減，wafer的初次yield不斷下降。越來(lái)越復(fù)雜的芯片也讓每顆芯片的die size不斷增加，進(jìn)而增加芯片的失效概率。在這兩個(gè)因素的疊加下，800平方毫米的die size wafer的初次yield跌到不及10%。但與此同時(shí)，我們對(duì)芯片的需求卻越來(lái)越高。

　　“在過(guò)往，我們還能接受較高的消費(fèi)電子芯片失效數(shù)，但隨著消費(fèi)和移動(dòng)芯片走向汽車(chē)，我們對(duì)芯片失效要求有了指數(shù)型的增長(zhǎng)，這就讓芯片測(cè)試變得難上加難”，黃飛鴻舉例說(shuō)。

　　泰瑞達(dá)的見(jiàn)招拆招

　　毫無(wú)疑問(wèn)，泰瑞達(dá)是ATE領(lǐng)域的龍頭之一，在過(guò)去多年里，他們也針對(duì)SoC測(cè)試推出了多款領(lǐng)先設(shè)備，其中J750系列無(wú)疑是當(dāng)中一個(gè)代表性產(chǎn)品。

　　資料顯示，泰瑞達(dá)J750系列提供了世界領(lǐng)先的汽車(chē)和消費(fèi)應(yīng)用類MCU產(chǎn)品測(cè)試解決方案，也是圖像傳感器測(cè)試的全球領(lǐng)導(dǎo)者。隨著低成本產(chǎn)品的集成度不斷增長(zhǎng)，并已延伸到指紋傳感器，MEMS和帶有MCU無(wú)線功能的物聯(lián)網(wǎng)（IOT）產(chǎn)品，J750測(cè)試系統(tǒng)的可擴(kuò)展性使其成為這類產(chǎn)品的理想選擇。

　　但正如黃飛鴻所說(shuō)，J750是測(cè)試偏簡(jiǎn)單的芯片，追求更多的是低成本解決方案。于是，泰瑞達(dá)推出了UltraFLEX系列，來(lái)應(yīng)對(duì)更高級(jí)別的測(cè)試需求。據(jù)了解，UltraFLEX 測(cè)試系統(tǒng)采用業(yè)內(nèi)領(lǐng)先的軟件，具有測(cè)試復(fù)雜的片上系統(tǒng) （SoC） 芯片所需的性能和精度，可顯著降低測(cè)試成本并加快產(chǎn)品上市速度。

　　從官網(wǎng)介紹我們可以看到，UltraFLEX系列能夠?yàn)橐苿?dòng)應(yīng)用處理器、數(shù)字基帶處理器、高數(shù)據(jù)速率 RF Transceiver、RF Connectivity芯片、毫米波、5G、電源管理 芯片 （PMIC）、微處理器、網(wǎng)絡(luò)處理器、高速 SERDES（串行器/解串器）和背板收發(fā)器、存儲(chǔ)控制器、高端微控制器、音頻和視頻處理器等芯片的測(cè)試提供全方位的支持。

　　雖然有了UltraFLEX系列，但隨著芯片性能和種類的增加，又給測(cè)試提出了新的需求，于是泰瑞達(dá)又推出了新的UltraFLEXplus系列，聚焦解決人工智能和5G通信所帶來(lái)的新興數(shù)字測(cè)試需求。

　　據(jù)黃飛鴻介紹，UltraFLEXplus 系列首先增加了工位數(shù)，并通過(guò)提高并行測(cè)試效率來(lái)減少多工位測(cè)試時(shí)間開(kāi)銷(xiāo)，從而滿足測(cè)試成本需求。減少測(cè)試單元的數(shù)量可以最大程度降低總制造成本，測(cè)試單元的減少可以轉(zhuǎn)化為更少的探針臺(tái)和分選器、更低的設(shè)備功率和更少的操作人員。

　　其次，UltraFLEXplus的芯片測(cè)試接口板設(shè)計(jì)做了完全革命性的改進(jìn)，采用了Broadside技術(shù)，使接口板的應(yīng)用區(qū)域更大，同時(shí)可以使接口板PCB層數(shù)做的更少。據(jù)官方資料介紹，與傳統(tǒng)的 ATE 相比，Broadside DIB 結(jié)構(gòu)，將板卡較原先結(jié)構(gòu)旋轉(zhuǎn)了 90 度，因此板卡的資源，能夠向芯片區(qū)域并行傳送。這意味著每個(gè)工位，都能夠獲得與之匹配的信號(hào)傳輸路徑。通過(guò)簡(jiǎn)化原本復(fù)雜的 DIB布局，實(shí)現(xiàn)更快的上市時(shí)間、更多的工位數(shù)和更高的PCB良率。

　　第三，UltraFLEXplus還采用了全新的PACE架構(gòu)，以最小的工程量創(chuàng)造出最高的測(cè)試單元產(chǎn)能。據(jù)了解，之所以PACE 取得這一成果，主要得益于其分布式多控制器 （DMC） 控制架構(gòu)，以及板卡硬件數(shù)據(jù)帶寬的提高。多核系統(tǒng)控制器能夠保持板卡高效、協(xié)調(diào)工作，從而提高系統(tǒng)產(chǎn)能。增加工位數(shù)提高生產(chǎn)效率，以及改進(jìn)并行測(cè)試效率，讓制造商能夠減少 15%-50% 的測(cè)試單元部署。

　　最后值得一提的是，泰瑞達(dá)讓公司的UltraFLEX和UltraFLEXplus系列都保持了對(duì)IG-XL 軟件的支持，那就意味著工程師開(kāi)發(fā)的程序可以輕易在上述設(shè)備間可以無(wú)縫遷移，大大縮短開(kāi)發(fā)工程師的開(kāi)發(fā)時(shí)間。

　　黃飛鴻也指出，公司目前已經(jīng)有接近6000套UltraFLEX裝機(jī)，UltraFLEXplus系列自2019年推出以來(lái)，截止現(xiàn)在全球的裝機(jī)量也已經(jīng)接近600臺(tái)，IG-XL軟件裝機(jī)更是已經(jīng)超過(guò)1.2萬(wàn)套。公司同時(shí)還培訓(xùn)了超過(guò)1萬(wàn)名的IG-XL程序開(kāi)發(fā)人員，為未來(lái)的測(cè)試需求爆發(fā)做好充分準(zhǔn)備。

　　在問(wèn)到隨著芯片制造工藝持續(xù)演進(jìn)，會(huì)給未來(lái)的測(cè)試帶來(lái)什么樣的需求變化的時(shí)候，黃飛鴻回應(yīng)道：

　　“這對(duì)測(cè)試設(shè)備帶來(lái)的要求是兩個(gè)：第一個(gè)是更高的數(shù)據(jù)率下面怎么樣保證測(cè)試的精度，這一定是隨著工藝的演進(jìn)越來(lái)越嚴(yán)苛；第二個(gè)是隨著工藝不斷演進(jìn)，芯片里面集成晶體管的密度是呈幾何增加。那這個(gè)掃描量要很長(zhǎng)，甚至要超過(guò)1個(gè)G以上，這對(duì)我們帶來(lái)的挑戰(zhàn)就是如何滿足在每個(gè)通道下面漸增的存儲(chǔ)向量深度需求。這就是我們?yōu)槭裁丛趐lus這代產(chǎn)品通過(guò)一些技術(shù)可以把掃描量深度最大可以容納19.2G的原因。從目前來(lái)看，即使到了2納米，3納米，甚至再往前走，這個(gè)向量深度也能夠滿足這樣的需求?！?/p>

　　黃飛鴻指出，隨著工藝不斷演進(jìn)到往后有一個(gè)趨勢(shì)，wafer測(cè)試比重會(huì)增加，F(xiàn)T測(cè)試反而會(huì)減少。這主要是從芯片提升性能的方式引起的。

　　據(jù)他所說(shuō)，未來(lái)工藝演進(jìn)技術(shù)有兩條路，一條路是5納米，2納米，1納米不斷往前走，但其實(shí)演進(jìn)難度越來(lái)越難了。另外一條是走Chiplet（芯粒）路線，也就是一顆芯片里面不同的模塊不一定每個(gè)模塊芯片都需要用到2納米，3納米，有些射頻、模擬、混合信號(hào)需要16納米就夠了。在這種情況下，把不同功能的芯片（Die）在片上再把它合封在一起，這就意味著封起來(lái)之后，你做不了相關(guān)測(cè)試。那對(duì)于芯片來(lái)說(shuō)CP比重會(huì)增加，F(xiàn)T會(huì)減少。

　　“未來(lái)，可能還會(huì)有一個(gè)新趨勢(shì)，那就是合封之后也有通訊接口的標(biāo)準(zhǔn)，這個(gè)標(biāo)準(zhǔn)怎么樣通過(guò)外圍共用的通道access到每一個(gè)die去，目前還沒(méi)有特別好的統(tǒng)一的標(biāo)準(zhǔn)。如果這個(gè)標(biāo)準(zhǔn)出來(lái)，可能也會(huì)通過(guò)這個(gè)方式訪問(wèn)到每個(gè)芯片（die）再進(jìn)行測(cè)試。”黃飛鴻表示。

　　到了那時(shí)，我們又將能看到泰瑞達(dá)是如何“出招”應(yīng)對(duì)。