您可能已經(jīng)在智能手機(jī)上播放了數(shù)百個(gè)甚至數(shù)千個(gè)視頻。但是你有沒有想過(guò)按下“播放”會(huì)發(fā)生什么？

　　當(dāng)你觸摸那個(gè)小三角形的那一刻，很多事情同時(shí)發(fā)生。在幾微秒內(nèi)，手機(jī)處理器上空閑的計(jì)算核心就會(huì) 恢復(fù)生機(jī)。當(dāng)他們這樣做時(shí)，他們的電壓和時(shí)鐘頻率會(huì)上升，以確保視頻解壓縮和顯示沒有延遲。同時(shí)，在后臺(tái)運(yùn)行任務(wù)的其他內(nèi)核會(huì)降低速度。電荷涌入活動(dòng)內(nèi)核的數(shù)百萬(wàn)個(gè)晶體管，并在新閑置的晶體管中緩慢流淌。

　　這種稱為動(dòng)態(tài)電壓和頻率縮放（DVFS） 的舞蹈 在稱為片上系統(tǒng) （SoC） 的處理器中持續(xù)發(fā)生，該處理器運(yùn)行您的手機(jī)和筆記本電腦以及支持它們的服務(wù)器。這一切都是為了平衡計(jì)算性能和功耗，這對(duì)智能手機(jī)來(lái)說(shuō)尤其具有挑戰(zhàn)性。盡管電流激增，協(xié)調(diào) DVFS 的電路仍努力確保穩(wěn)定的時(shí)鐘和堅(jiān)如磐石的電壓水平，但它們也是設(shè)計(jì)中最麻煩的。

　　這主要是因?yàn)闀r(shí)鐘生成和電壓調(diào)節(jié)電路是模擬的，與智能手機(jī) SoC 上的幾乎所有其他電路不同。由于半導(dǎo)體制造的進(jìn)步，我們已經(jīng)習(xí)慣于幾乎每年都會(huì)推出具有更多計(jì)算能力的新處理器。將數(shù)字設(shè)計(jì)從舊的半導(dǎo)體工藝“移植”到新的工藝并不是野餐，但與嘗試將模擬電路轉(zhuǎn)移到新工藝相比，這不算什么。支持 DVFS 的模擬組件，尤其是一種稱為低壓降穩(wěn)壓器 （LDO） 的電路，不會(huì)像數(shù)字電路那樣按比例縮小，而且基本上每代產(chǎn)品都必須從頭開始重新設(shè)計(jì)。

　　如果我們可以用數(shù)字元件構(gòu)建 LDO——或許還有其他模擬電路——它們的移植難度將遠(yuǎn)低于處理器的任何其他部分，從而顯著節(jié)省設(shè)計(jì)成本，并使工程師能夠解決尖端芯片設(shè)計(jì)等其他問(wèn)題有在商店。更重要的是，由此產(chǎn)生的數(shù)字 LDO 可能比模擬 LDO 小得多，并且在某些方面表現(xiàn)更好。在過(guò)去的幾年里，工業(yè)界和學(xué)術(shù)界的研究小組至少測(cè)試了十幾種設(shè)計(jì)，盡管存在一些缺陷，但商業(yè)上有用的數(shù)字 LDO 可能很快就會(huì)實(shí)現(xiàn)。

　　低壓降穩(wěn)壓器 （LDO） 允許同一輸入電壓軌 （V IN ）上的多個(gè)處理器內(nèi)核根據(jù)其工作負(fù)載在不同電壓下運(yùn)行。在這種情況下，Core 1 具有最高的性能要求。它的頭部開關(guān)，實(shí)際上是一組并聯(lián)的晶體管，關(guān)閉，繞過(guò) LDO 并將 Core 1 直接連接到 V IN，該V IN由外部電源管理 IC 供電。但是，內(nèi)核 2 到 4 的工作負(fù)載要求較低。它們的 LDO 用于為內(nèi)核提供電壓以節(jié)省功耗。

　　基本模擬低壓降穩(wěn)壓器 [左] 通過(guò)反饋回路控制電壓。它試圖通過(guò)控制通過(guò)功率 PFET 的電流使輸出電壓 （V DD ） 等于參考電壓。在基本數(shù)字設(shè)計(jì) [右] 中，獨(dú)立時(shí)鐘觸發(fā)比較器 [三角形]，將參考電壓與 V DD進(jìn)行比較。結(jié)果告訴控制邏輯要激活多少個(gè)功率 PFET。

　　用于智能手機(jī)的典型片上系統(tǒng)是集成的奇跡。 它在單片硅片上集成了多個(gè) CPU 內(nèi)核、圖形處理單元、數(shù)字信號(hào)處理器、神經(jīng)處理單元、圖像信號(hào)處理器以及調(diào)制解調(diào)器和其他專用邏輯塊。自然地，提高驅(qū)動(dòng)這些邏輯塊的時(shí)鐘頻率會(huì)增加它們完成工作的速度。但要以更高的頻率運(yùn)行，它們還需要更高的電壓。否則，晶體管無(wú)法在處理器時(shí)鐘的下一個(gè)滴答聲之前打開或關(guān)閉。當(dāng)然，更高的頻率和電壓是以功耗為代價(jià)的。因此，這些內(nèi)核和邏輯單元會(huì)動(dòng)態(tài)地改變它們的時(shí)鐘頻率和電源電壓——通常在 0.95 到 0 的范圍內(nèi)。

　　通常，外部電源管理 IC 會(huì)為手機(jī)的 SoC生成多個(gè)輸入電壓 （V IN ） 值。這些電壓沿著稱為軌道的寬互連傳送到 SoC 芯片的區(qū)域。但是電源管理芯片和 SoC 之間的連接數(shù)量是有限的。因此，SoC 上的多個(gè)內(nèi)核必須共享相同的 V IN軌。

　　但由于低壓差穩(wěn)壓器，它們不必都獲得相同的電壓。LDO 和專用時(shí)鐘發(fā)生器允許共享軌道上的每個(gè)內(nèi)核以獨(dú)特的電源電壓和時(shí)鐘頻率運(yùn)行。需要最高電源電壓的內(nèi)核決定了共享的 V IN值。電源管理芯片將 V IN設(shè)置為該值，該內(nèi)核通過(guò)稱為頭部開關(guān)的晶體管完全繞過(guò) LDO。

　　為了將功耗降至最低，其他內(nèi)核可以在較低的電源電壓下運(yùn)行。軟件確定該電壓應(yīng)該是多少，模擬 LDO 在提供它方面做得非常好。它們結(jié)構(gòu)緊湊、構(gòu)建成本低，并且集成在芯片上相對(duì)簡(jiǎn)單，因?yàn)樗鼈儾恍枰笮碗姼衅骰螂娙萜鳌?/p>

　　但是這些 LDO 只能在特定的電壓窗口中運(yùn)行。在高端，目標(biāo)電壓必須低于 V IN與 LDO 本身的壓降（同名的“壓降”電壓）之間的差值。例如，如果內(nèi)核最有效的電源電壓為 0.85 V，但 V IN為 0.95 V 且 LDO 的壓差為 0.15 V，則該內(nèi)核無(wú)法使用 LDO 達(dá)到 0.85 V，必須在相反，0.95 V，浪費(fèi)了一些電力。同樣，如果 V IN已經(jīng)設(shè)置在某個(gè)電壓限制以下，LDO 的模擬組件將無(wú)法正常工作，并且電路無(wú)法進(jìn)一步降低內(nèi)核電源電壓。

　　迄今為止，限制使用數(shù)字 LDO 的主要障礙是緩慢的瞬態(tài)響應(yīng)。

　　但是，如果所需電壓落在 LDO 的窗口內(nèi)，軟件會(huì)啟用電路并激活一個(gè)等于目標(biāo)電源電壓的參考電壓。

　　LDO 如何提供正確的電壓？在基本的模擬 LDO 設(shè)計(jì)中，它是通過(guò)運(yùn)算放大器、反饋和專用功率p溝道場(chǎng)效應(yīng)晶體管 （PFET） 實(shí)現(xiàn)的。后者是一種晶體管，隨著其柵極電壓的增加而降低其電流。該功率 PFET 的柵極電壓是來(lái)自運(yùn)算放大器的模擬信號(hào)，范圍從 0 伏到 V IN。運(yùn)算放大器不斷將電路的輸出電壓（內(nèi)核的電源電壓或 V DD）與目標(biāo)參考電壓進(jìn)行比較。

　　如果 LDO 的輸出電壓低于參考電壓——就像當(dāng)新的活動(dòng)邏輯突然需要更多電流時(shí)一樣——運(yùn)算放大器會(huì)降低功率 PFET 的柵極電壓，增加電流并提升 V DD向參考電壓值。相反，如果輸出電壓上升到高于參考電壓——就像當(dāng)內(nèi)核邏輯不太活躍時(shí)一樣——那么運(yùn)算放大器會(huì)增加晶體管的柵極電壓以減少電流并降低 V DD。

　　另一方面， 基本 數(shù)字LDO 由電壓比較器、控制邏輯和多個(gè)并聯(lián)功率 PFET 組成。（LDO 也有自己的時(shí)鐘電路，與處理器內(nèi)核使用的時(shí)鐘電路分開。）在數(shù)字 LDO 中，電源 PFET 的柵極電壓是二進(jìn)制值，而不是模擬值，0 V 或 V IN。

　　每次時(shí)鐘滴答時(shí)，比較器都會(huì)測(cè)量輸出電壓是低于還是高于參考源提供的目標(biāo)電壓。比較器輸出指導(dǎo)控制邏輯確定要激活多少個(gè)功率 PFET。如果 LDO 的輸出低于目標(biāo)，控制邏輯將激活更多功率 PFET。它們的組合電流支持內(nèi)核的電源電壓，該值反饋到比較器以使其保持目標(biāo)。如果它過(guò)沖，比較器會(huì)向控制邏輯發(fā)送信號(hào)以關(guān)閉一些 PFET。

　　當(dāng)然，模擬和數(shù)字 LDO 都不是理想的。模擬設(shè)計(jì)的主要優(yōu)勢(shì)在于它可以快速響應(yīng)電源電壓的瞬態(tài)下降和過(guò)沖，這在這些事件涉及急劇變化時(shí)尤為重要。這些瞬變的發(fā)生是因?yàn)閮?nèi)核對(duì)電流的需求可以在幾納秒內(nèi)大幅上升或下降。除了快速響應(yīng)之外，模擬 LDO 還非常擅長(zhǎng)抑制可能來(lái)自電源軌上其他內(nèi)核的V IN變化。最后，當(dāng)電流需求變化不大時(shí)，它會(huì)嚴(yán)格控制輸出，而不會(huì)以在 V DD中引入紋波的方式不斷地過(guò)沖和下沖目標(biāo)。

　　當(dāng)內(nèi)核的電流需求突然變化時(shí)，可能會(huì)導(dǎo)致 LDO 的輸出電壓過(guò)沖或下降 [top]?；镜臄?shù)字 LDO 設(shè)計(jì)不能很好地處理這個(gè)問(wèn)題 [左下]。然而，一種稱為動(dòng)態(tài)穩(wěn)定性降低的自適應(yīng)采樣方案 [右下] 可以減少電壓偏移的程度。當(dāng)下降過(guò)大時(shí)，它通過(guò)提高 LDO 的采樣頻率來(lái)實(shí)現(xiàn)這一點(diǎn)，從而使電路響應(yīng)更快。 來(lái)源：SB NASIR 等人，IEEE 國(guó)際固態(tài)電路會(huì)議 （ISSCC），2015 年 2 月，第 98-99 頁(yè)。

　　這些特性使模擬 LDO 不僅對(duì)為處理器內(nèi)核供電，而且對(duì)幾乎所有需要安靜、穩(wěn)定電源電壓的電路都具有吸引力。然而，有一些關(guān)鍵挑戰(zhàn)限制了這些設(shè)計(jì)的有效性。第一個(gè)模擬組件比數(shù)字邏輯復(fù)雜得多，需要很長(zhǎng)的設(shè)計(jì)時(shí)間才能在先進(jìn)的技術(shù)節(jié)點(diǎn)中實(shí)現(xiàn)它們。其次，當(dāng) V IN低時(shí)，它們無(wú)法正常運(yùn)行，從而限制了它們可以提供給內(nèi)核的VDD多低。最后，模擬 LDO 的壓降并不像設(shè)計(jì)人員希望的那么小。

　　綜合考慮最后幾點(diǎn)，模擬 LDO 提供了一個(gè)有限的電壓窗口，它們可以在其中運(yùn)行。這意味著錯(cuò)失了啟用 LDO 以實(shí)現(xiàn)節(jié)能的機(jī)會(huì)——大到足以顯著改善智能手機(jī)電池壽命的機(jī)會(huì)。

　　數(shù)字 LDO 消除了許多這些弱點(diǎn)：由于沒有復(fù)雜的模擬組件，它們?cè)试S設(shè)計(jì)人員利用大量工具和其他資源進(jìn)行數(shù)字設(shè)計(jì)。因此，為新工藝技術(shù)縮小電路將需要更少的努力。數(shù)字 LDO 還將在更寬的電壓范圍內(nèi)工作。在低電壓端，數(shù)字組件可以在 V IN值下運(yùn)行，這是模擬組件的禁區(qū)。在更高的范圍內(nèi)，數(shù)字 LDO 的壓差會(huì)更小，從而顯著節(jié)省內(nèi)核功耗。

　　但沒有什么是免費(fèi)的，而且數(shù)字 LDO 有一些嚴(yán)重的缺點(diǎn)。其中大部分是因?yàn)殡娐穬H在離散時(shí)間而不是連續(xù)時(shí)間測(cè)量和改變其輸出。這意味著電路對(duì)電源電壓下降和過(guò)沖的響應(yīng)相對(duì)較慢。它對(duì) V IN 的變化也更敏感，并且往往會(huì)在輸出電壓中產(chǎn)生小的紋波，這兩種情況都會(huì)降低內(nèi)核的性能。

　　其中，迄今為止限制使用數(shù)字 LDO 的主要障礙是它們緩慢的瞬態(tài)響應(yīng)。當(dāng)它們汲取的電流響應(yīng)其工作負(fù)載的變化而突然變化時(shí)，核心會(huì)經(jīng)歷下垂和過(guò)沖。

　　LDO 對(duì)下降事件的響應(yīng)時(shí)間對(duì)于限制電壓下降的程度以及這種情況持續(xù)的時(shí)間至關(guān)重要。傳統(tǒng)內(nèi)核為電源電壓增加了一個(gè)安全裕度，以確保在下降期間正確運(yùn)行。更大的預(yù)期下降意味著余量必須更大，從而降低 LDO 的能效優(yōu)勢(shì)。因此，加快數(shù)字 LDO 對(duì)下垂和過(guò)沖的響應(yīng)是該領(lǐng)域前沿研究的主要焦點(diǎn)。

　　最近的一些進(jìn)展有助于加快電路對(duì)下垂和過(guò)沖的響應(yīng)。一種方法使用數(shù)字 LDO 的時(shí)鐘頻率作為控制旋鈕，以犧牲穩(wěn)定性和功率效率來(lái)?yè)Q取響應(yīng)時(shí)間。

　　較低的頻率可提高 LDO 穩(wěn)定性，這僅僅是因?yàn)檩敵霾粫?huì)經(jīng)常變化。它還降低了 LDO 的功耗，因?yàn)闃?gòu)成 LDO 的晶體管的開關(guān)頻率較低。但這是以對(duì)來(lái)自處理器內(nèi)核的瞬態(tài)電流需求的響應(yīng)較慢為代價(jià)的。如果您考慮到如果頻率太低，很多瞬態(tài)事件可能會(huì)在單個(gè)時(shí)鐘周期內(nèi)發(fā)生，您就會(huì)明白為什么會(huì)這樣。

　　相反，高 LDO 時(shí)鐘頻率會(huì)減少瞬態(tài)響應(yīng)時(shí)間，因?yàn)楸容^器對(duì)輸出進(jìn)行采樣的頻率足以在瞬態(tài)事件中更早地改變 LDO 的輸出電流。但是，這種恒定采樣會(huì)降低輸出的穩(wěn)定性并消耗更多功率。

　　這種方法的要點(diǎn)是引入一個(gè)頻率適應(yīng)情況的時(shí)鐘，一種稱為動(dòng)態(tài)穩(wěn)定性降低的自適應(yīng)采樣頻率的方案。當(dāng)電壓下降或過(guò)沖超過(guò)一定水平時(shí)，時(shí)鐘頻率增加以更快地降低瞬態(tài)效應(yīng)。然后它會(huì)減慢速度以消耗更少的功率并保持輸出電壓穩(wěn)定。這個(gè)技巧是通過(guò)添加一對(duì)額外的比較器來(lái)檢測(cè)過(guò)沖和下降條件并觸發(fā)時(shí)鐘來(lái)實(shí)現(xiàn)的。在使用這種技術(shù)的測(cè)試芯片的測(cè)量中，V DD壓降從 210 毫伏降低到 90 毫伏——與標(biāo)準(zhǔn)數(shù)字 LDO 設(shè)計(jì)相比降低了 57%。電壓穩(wěn)定到穩(wěn)態(tài)所需的時(shí)間從 5.8 ?s 縮短到 1.1 微秒，提高了 81%。

　　改善瞬態(tài)響應(yīng)時(shí)間的另一種方法是使數(shù)字 LDO 有點(diǎn)模擬。該設(shè)計(jì)集成了一個(gè)獨(dú)立的模擬輔助環(huán)路，可立即響應(yīng)負(fù)載電流瞬變。模擬輔助環(huán)路通過(guò)一個(gè)電容器將 LDO 的輸出電壓耦合到 LDO 的并聯(lián) PFET，從而形成一個(gè)僅在輸出電壓發(fā)生急劇變化時(shí)才起作用的反饋環(huán)路。

　　因此，當(dāng)輸出電壓下降時(shí)，它會(huì)降低激活的 PFET 柵極上的電壓并立即增加流向內(nèi)核的電流以降低下降幅度。這種模擬輔助環(huán)路已被證明可以將下降從 300 mV 降低到 106 mV，提高 65%，并將過(guò)沖從 80 mV 降低到 70 mV（13%）。

　　使數(shù)字 LDO 更快響應(yīng)壓降的另一種方法是在電路的功率 PFET 部分添加一個(gè)模擬反饋回路 [頂部]。當(dāng)輸出電壓下降或過(guò)沖時(shí)，模擬回路會(huì)起作用以支撐它[底部]，從而減少偏移的范圍。 資料來(lái)源：M. HUANG 等人，IEEE 固態(tài)電路雜志，2018 年 1 月，第 20-34 頁(yè)。

　　當(dāng)然，這兩種技術(shù)都有其缺點(diǎn)。一方面，兩者都無(wú)法真正匹配當(dāng)今模擬 LDO 的響應(yīng)時(shí)間。此外，自適應(yīng)采樣頻率技術(shù)需要兩個(gè)額外的比較器以及下垂和過(guò)沖參考電壓的生成和校準(zhǔn)，因此電路知道何時(shí)使用更高的頻率。模擬輔助回路包括一些模擬組件，降低了全數(shù)字系統(tǒng)的設(shè)計(jì)時(shí)間優(yōu)勢(shì)。

　　商業(yè) SoC 處理器的發(fā)展可能有助于使數(shù)字 LDO 更加成功，即使它們不能完全匹配模擬性能。今天，商用 SoC 處理器集成了全數(shù)字自適應(yīng)電路，旨在緩解出現(xiàn)下降時(shí)的性能問(wèn)題。例如，這些電路會(huì)臨時(shí)延長(zhǎng)內(nèi)核的時(shí)鐘周期以防止時(shí)序錯(cuò)誤。這種緩解技術(shù)可以放寬瞬態(tài)響應(yīng)時(shí)間限制，允許使用數(shù)字 LDO 并提高處理器效率。如果發(fā)生這種情況，我們可以期待更高效的智能手機(jī)和其他計(jì)算機(jī)，同時(shí)使設(shè)計(jì)過(guò)程變得更加容易。