當下，雖說摩爾定律有些失靈，但制程工藝依然在有條不紊地前行著。5nm節(jié)點工藝已經(jīng)量產(chǎn)，臺積電的3nm也即將實現(xiàn)風險試產(chǎn)，并于2022年實現(xiàn)量產(chǎn)，而該公司的2nm工藝也已經(jīng)排上了試產(chǎn)和量產(chǎn)日程。下一步，就是要攻克1nm制程節(jié)點了，但從目前情況來看，1nm的研發(fā)還沒有成熟，還有諸多不確定因素，因此，其試產(chǎn)和量產(chǎn)何時能夠排上日程，還需要業(yè)界的共同努力。
對于先進制程工藝（這里指10nm以下節(jié)點）來說，其相對于較為成熟的制程來說，相關芯片制造的各種因素都是全新的，也是相當具有挑戰(zhàn)性的?？傮w來看，要想量產(chǎn)出可用的先進制程芯片，特別是3nm、2nm和1nm，制造工藝和制造設備就成為了最具挑戰(zhàn)性的因素，其中，制造工藝大致可分為晶體管架構和材料，而制造設備的核心要素就是EUV光刻機。而以上這幾項都是頂尖技術，特別是對于1nm而言，眼下這些技術還在研究階段，并未成熟，只有解決掉它們，1nm制程的量產(chǎn)才能真正提上日程。
晶體管架構
目前，臺積電和三星都已經(jīng)實現(xiàn)了7nm和5nm制程的量產(chǎn)，相應的晶體管仍然采用FinFET架構，隨著向3nm和2nm的演進，F(xiàn)inFET已經(jīng)難以滿足需求，gate-all-around（GAA）架構應運而生，其也被稱為nanosheet，而1nm制程對晶體管架構提出了更高的要求。為了將nanosheet器件的可微縮性延伸到1nm節(jié)點處，歐洲研究機構IMEC提出了一種被稱為forksheet的架構。在這種架構中，sheet由叉形柵極結構控制，在柵極圖案化之前，通過在pMOS和nMOS器件之間引入介電層來實現(xiàn)。這個介電層從物理上隔離了p柵溝槽和n柵溝槽，使得n-to-p間距比FinFET或nanosheet器件更緊密。通過仿真，IMEC預計forksheet具有理想的面積和性能微縮性，以及更低的寄生電容。
此外，3D“互補FET”（CFET）也是1nm制程的晶體管方案。CFET技術的一個顯著特征是與納米片拓撲結構具有很強的相似性。CFET的新穎之處在于pFET和nFET納米片的垂直放置。CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到nFET和pFET器件的柵極。
CFET器件的處理需要特別注意pFET和nFET的形成。用于pFET源/漏極的SiGe的外延生長用于在溝道中引入壓縮應變，以提高空穴遷移率。然后執(zhí)行pFET柵極氧化物和金屬柵極沉積。隨后，nFET源極/漏極節(jié)點的外延Si生長，隨后的柵極氧化物和金屬柵極沉積必須遵守現(xiàn)有pFET器件施加的材料化學約束。
在VLSI 2020上，IMEC展示了CFET器件的第一個實驗概念證明，它是在單片工藝中制造的。該團隊設法克服了這一復雜工藝方案的關鍵工藝挑戰(zhàn)，即從襯底開始，從下到上地加工CFET。在CFET中，對底層器件（如pFET）進行加工后，再進行晶圓鍵合，形成頂層器件（如nFET）溝道，然后對頂層器件進行進一步加工。CFET為頂層器件中使用的溝道材料提供了更靈活的選擇。
除了IMEC和臺積電之外，美國和中國大陸的相關研究機構也在進行1nm晶體管的研究，并取得了一定的成績。
例如，今年4月，湖南大學物理與微電子科學學院教授劉淵團隊通過使用范德華金屬集成的方法，成功實現(xiàn)了1nm物理溝道長度的垂直場效應晶體管，為半導體器件性能的進一步提升提供了新的思路。晶體管的物理溝道長度，指的是晶體管內源極與漏極之間的距離，物理溝道長度是晶體管的一個關鍵性能指標：溝道長度越短，性能越好。
與傳統(tǒng)的金屬沉積技術相比，范德華金屬集成可以實現(xiàn)原子級別平整的界面，從而保證超薄原子溝道近乎完美的平整度，進而最大限度地減少漏電流的發(fā)生。因此，采用范德華金屬電極的器件，其器件的柵極調控和開關比有大幅度提高。
劉淵教授團隊發(fā)現(xiàn)，具有5 nm溝道長度的垂直晶體管展示出了三個數(shù)量級的開關比，這比常規(guī)蒸鍍電極的器件高出了一個數(shù)量級以上。而通過將溝道長度縮小到 0.65 nm，單層器件的開關比有所下降，但范德華垂直晶體管依然展現(xiàn)出了本征的 N 型半導體特性，表明了短溝道效應在原子尺度下依然沒有主導器件的性能。盡管在單層極限情況下器件展示出了一定的隧穿電流和短溝道效應，但他們依然證實，范德華金屬電極可以實現(xiàn)具有器件功能的亞 1 nm垂直晶體管。
此外，中國科學院物理研究所研究團隊構建了尺寸小于1nm，由單個分子構成的晶體管器件。其利用可控燒蝕電極的方法構造了納米金屬電極對，把單個酞菁錳分子嵌入其中，門電極對其中的多個分子軌道能量進行靜電調控，首次在實驗上報道了二階近藤效應的演化方式，驗證了數(shù)字重正化群計算方法中預言的線性關系。
材料
在先進制程芯片的制造過程中，前道工序負責制造出相應結構的晶體管，而中間工序和后道工序則是將這些獨立的晶體管連接起來，從而實現(xiàn)相應的芯片功能和性能，這就需要用到各種半導體材料。
如前文所述，1nm制程需要用到forksheet，CFET晶體管架構，這些架構對局部互連提出了新的要求，相應地，后道工序需要采用新型材料（如釕（Ru）、鉬（Mo）和金屬合金），還需要降低中間工序的接觸電阻。
對于后道工序而言，金屬線和通孔的電阻和電容仍然是最關鍵的參數(shù)。解決這個問題的一種方法是采用另一種金屬化結構，稱為“零通孔混合高度”。這種方案可以根據(jù)金屬線的應用需求，靈活地將電阻換成電容。
對于中間工序而言，為了進一步緩解布線擁擠并滿足新提出的晶體管結構的要求，該工序需要進一步創(chuàng)新。例如，在CFET中，需要為接觸柵極提供新的解決方案，現(xiàn)在，這對于nFET和pFET器件來說是通用的。此外，高縱橫比的通孔把各種構件互連起來，這些構件現(xiàn)在已經(jīng)擴展到三維。但是，這些深通孔的主要寄生電阻需要降低。這可以通過引入先進的觸點來實現(xiàn)，例如使用釕。
最近，臺積電取得了一項成果，其與臺灣大學和美國麻省理工學院（MIT）合作，發(fā)現(xiàn)二維材料結合半金屬鉍（Bi）能達到極低的電阻，接近量子極限，可以滿足1nm制程的需求。
過去，半導體使用三維材料，這次改用二維材料，厚度可小于1nm（1~3層原子的厚度），更逼近固態(tài)半導體材料厚度的極限。而半金屬鉍的材料特性，能消除與二維半導體接面的能量障礙，且半金屬鉍沉積時，也不會破壞二維材料的原子結構。
1nm制程透過僅1 ~3層原子厚度的二維材料，電子從源極（source）走以二硫化鉬為材料的電子通道層，上方有柵極（gate）加壓電壓來控制，再從漏極（drain）流出，用鉍作為接觸電極的材料，可以大幅降低電阻并提高傳輸電流，讓二維材料成為可取代硅的新型半導體材料。
制造設備
1nm制程晶體管的制造，對EUV光刻機的依賴度很高，而在當今全球范圍內，只有ASML一家公司具備這種設備的生產(chǎn)能力。
就在2020年底，與ASML有著密切合作關系的IMEC表示，ASML已經(jīng)完成了作為NXE：5000系列的高NA EUV曝光系統(tǒng)的基本設計，但計劃于2022年實現(xiàn)商業(yè)化。
ASML一直與IMEC合作開發(fā)光刻技術，為了使用高NA EUV光刻工具開發(fā)光刻工藝，在IMEC校園內建立了一個新的“ IMEC-ASML高NA EUV實驗室”。
除了使用EUV設備光刻1nm芯片之外，也會有一些不同的制造理念和方法。例如，早在2017年，美國布魯克海文國家實驗室的科研人員就宣布實現(xiàn)了1nm工藝制造，他們成功制造了尺寸只有1nm的印刷設備，使用的是電子束印刷工藝而非傳統(tǒng)的光刻印刷技術。
科研人員使用了電子顯微鏡造出了比普通EBL（電子束印刷）工藝所能做出的更小的尺寸，電子敏感性材料在聚焦電子束的作用下尺寸大大縮小，達到了可以操縱單個原子的地步。他們造出的這個工具可以極大地改變材料的性能，從導電變成光傳輸以及在這兩種狀態(tài)下交互。
1nm印刷使用的是STEM（掃描投射電子顯微鏡），被隔開11nm，這樣一來每平方毫米就能實現(xiàn)1萬億個特征點（features）的密度。不過，實驗室研發(fā)的技術并不代表能很快商業(yè)化，布魯克海文實驗室的1nm工藝跟目前的光刻工藝有很多不同，比如使用的是電子束而非激光光刻，所用的材料也不是硅基半導體而是PMMA（聚甲基丙烯酸甲酯）。
結語
從實驗室到產(chǎn)線量產(chǎn)，1nm制程工藝需要攻克晶體管架構、半導體材料，以及制造設備等幾道難關。從3nm和2nm的發(fā)展和量產(chǎn)節(jié)奏來看，或許到2025年，市場上就會出現(xiàn)1nm制程的樣片了。