我們很多時(shí)候會(huì)將目光放在最新和最先進(jìn)的技術(shù)節(jié)點(diǎn)上，因?yàn)樗鼈儽挥脕碇圃熳蠲芗?，最快，最?jié)能的處理器。但是正如我們在英特爾最近的2020年架構(gòu)日期間提醒我們的那樣，需要一系列晶體管設(shè)計(jì)來構(gòu)建異構(gòu)系統(tǒng)。
“沒有一個(gè)晶體管在所有設(shè)計(jì)點(diǎn)上都是最佳的，”英特爾首席架構(gòu)師Raja Koduri說?！耙_(dá)到超高頻率，高性能臺(tái)式機(jī)CPU需要的晶體管與高性能集成GPU所需的晶體管完全不同?！?/p>
問題是，把處理內(nèi)核，特定功能加速器，圖形資源和I / O聚合到一起，然后將它們?nèi)课g刻到10nm的單片芯片上，這將使制造非常非常困難。但是，替代方案（將它們分開并連接在一起）則提出了自己的挑戰(zhàn)。那么就需要封裝方面的創(chuàng)新，通過改善密集電路與其所裝電路板之間的接口來克服這些障礙。
上圖：先進(jìn)封裝的目的是為每種應(yīng)用混合和匹配合適的晶體管，以加快上市時(shí)間，并最大限度地提高性能。
早在2018年，英特爾就制定了一項(xiàng)計(jì)劃，希望在不犧牲速度的情況下使小型設(shè)備協(xié)同工作。Koduri繼續(xù)說道：“我們說，我們需要開發(fā)一種技術(shù)來將芯片（chip）和小芯片（chiplet）連接到一個(gè)封裝中，以使其與單片SoC的性能，能效和成本相匹配”，“我們還說過，我們需要一個(gè)高密度互連路線圖，以低功耗實(shí)現(xiàn)高帶寬?！盞oduri接著說。
在一個(gè)基于制程工藝技術(shù)來確定贏家和輸家的行業(yè)中，創(chuàng)新的封裝方法將成為計(jì)算霸主之爭的力量倍增器。讓我們看一下英特爾當(dāng)前的封裝手冊以及在最近的2020年架構(gòu)日期間披露的預(yù)告片。
關(guān)鍵點(diǎn)：
EMIB（Embedded Multi-die Interconnect Bridge ）使用嵌入在封裝基板中的微小硅橋（ silicon bridges）來促進(jìn)die到die的連接
高級接口總線（Advanced Interface Bus：AIB）是一種開源互連標(biāo)準(zhǔn)，用于在小芯片之間創(chuàng)建高帶寬/低功耗連接
Foveros通過堆疊die將封裝帶到三維。其第一款基于Foveros的產(chǎn)品將面向筆記本電腦和智能手機(jī)之間的市場。
Co-EMIB和Omni-Directional Interface通過促進(jìn)更大的靈活性，有望超越英特爾現(xiàn)有的封裝技術(shù)進(jìn)行擴(kuò)展。
用EMIB克服單片芯片的成長煩惱
直到最近，如果你希望將異構(gòu)die放在單個(gè)封裝上以實(shí)現(xiàn)最佳性能，則可以將這些die放置在一塊稱為中介層的硅片上，并通過中介層進(jìn)行布線以進(jìn)行通信。硅通孔（TSV）（電連接）穿過中介層并進(jìn)入基板，該基板形成了封裝的底部。
業(yè)界將其稱為2.5D封裝。臺(tái)積電（TSMC）早在2016年就用它制造了NVIDIA的Tesla P100加速器。一年之前，AMD在硅中介板上結(jié)合了大型GPU和4GB的高帶寬內(nèi)存（HBM）來創(chuàng)建Radeon R9 FuryX……但這增加了固有的復(fù)雜性，降低了產(chǎn)量并增加了成本。
英特爾的EMIB旨在通過放棄interpose，而采用嵌入襯底層的微型硅橋來減輕2.5D封裝的限制。橋上裝有微型凸塊，有助于die之間的連接。
英特爾工藝和產(chǎn)品集成總監(jiān)Ramune Nagisetty表示：“當(dāng)前一代的EMIB提供55微米的微型凸點(diǎn)間距，并且路線圖可以達(dá)到36微米?！?將其與典型有機(jī)封裝的100微米凸點(diǎn)間距進(jìn)行比較，EMIB可以實(shí)現(xiàn)更高的凸點(diǎn)密度。
小型硅橋還比中介層便宜很多。Tesla P100和Radeon R9 Fury X是高價(jià)旗艦產(chǎn)品，而英特爾首款帶有嵌入式橋的產(chǎn)品之一是Kaby Lake G，這是一個(gè)結(jié)合了第八代Core CPU和AMD Radeon RX Vega M圖形的移動(dòng)平臺(tái)?；贙aby Lake G的筆記本電腦無論如何都不算便宜。但是，他們證明了EMIB能夠?qū)愵愋酒傻揭粋€(gè)封裝中，從而鞏固了寶貴的電路板空間，增強(qiáng)了性能并與分立組件相比降低了成本。
上圖：在此示例中，EMIB在Stratix 10 FPGA和兩個(gè)收發(fā)器die之間創(chuàng)建了高密度連接。
英特爾的Stratix 10 FPGA還采用EMIB將來自三個(gè)不同代工廠的I / O小芯片和HBM連接在一起，這些代工廠使用六個(gè)不同的技術(shù)節(jié)點(diǎn)制造，并封裝在一個(gè)封裝中。通過將收發(fā)器，I / O和內(nèi)存與核心結(jié)構(gòu)分離，英特爾可以為每個(gè)die選擇晶體管設(shè)計(jì)。添加對CXL，更快的收發(fā)器或以太網(wǎng)的支持，就像換掉那些通過EMIB連接的模塊化磚一樣容易。
使用高級接口總線標(biāo)準(zhǔn)化芯片對芯片的集成
在小芯片可以混合和匹配之前，可重用的IP塊必須知道如何通過標(biāo)準(zhǔn)化接口相互通信。對于Stratix 10 FPGA，英特爾的嵌入式橋接器在其核心結(jié)構(gòu)和每個(gè)圖塊之間都帶有高級接口總線（AIB）。
AIB旨在用類似主板通過PCI Express集成元件相似的方式在封裝上實(shí)現(xiàn)模塊化集成。但是，盡管PCIe通過很少的電線驅(qū)動(dòng)非常高的速度，AIB利用EMIB的密度來創(chuàng)建一個(gè)寬的并行接口，該接口以較低的時(shí)鐘速率運(yùn)行，從而簡化了發(fā)送和接收電路，同時(shí)仍然實(shí)現(xiàn)了非常低的延遲。
上圖：可以使用高級接口總線通過硅橋或中介層連接封裝上的可重用IP塊，以通過廣泛的并行連接移動(dòng)數(shù)據(jù)。
第一代AIB提供2 Gb / s有線信號傳輸，從而使英特爾能夠?qū)崿F(xiàn)異構(gòu)集成以及單片SoC一樣的性能。預(yù)計(jì)將于2021年推出的第二代版本將支持每條導(dǎo)線高達(dá)6.4 Gb / s的傳輸速度，凸點(diǎn)間距小至36微米，每位傳輸?shù)墓β矢鸵约芭c現(xiàn)有AIB實(shí)現(xiàn)的向后兼容性。
值得注意的是，AIB在封裝方面是不可知的。盡管英特爾使用EMIB來連接，但臺(tái)積電的晶圓上晶圓上芯片（CoWoS）技術(shù)也可以搭載AIB。
今年早些時(shí)候，英特爾成為由Linux基金會(huì)托管的接口，處理器和系統(tǒng)通用硬件聯(lián)盟（CHIPS）聯(lián)盟的成員，以貢獻(xiàn)AIB許可證作為開源標(biāo)準(zhǔn)。當(dāng)然，這個(gè)想法是為了鼓勵(lì)行業(yè)采用，并促進(jìn)配備AIB的小芯片庫。
英特爾的Nagisetty說：“我們目前有10個(gè)來自多家供應(yīng)商的基于AIB的設(shè)計(jì)正在生產(chǎn)中或正在點(diǎn)亮” “在不久的將來，生態(tài)系統(tǒng)合作伙伴（包括初創(chuàng)公司和大學(xué)研究小組）還會(huì)再提供10張圖塊?！?/p>
Foveros在第三維上提高密度
將SoC分解為可重用的IP塊并將其與高密度橋接器水平集成是Intel計(jì)劃利用制造效率并繼續(xù)擴(kuò)展性能的方法之一。根據(jù)公司的封裝技術(shù)路線圖，下一步要進(jìn)行的工作涉及使用細(xì)間距的微型凸臺(tái)將die彼此面對面地堆疊在一起。英特爾稱之為Foveros的這種三維方法可縮短die之間的距離，并使用較少的功率移動(dòng)數(shù)據(jù)。英特爾的EMIB技術(shù)的額定值為大約0.50 pJ /位，而Foveros的額定值為0.15 pJ /位。
上圖：Lakefield是第一款基于Foveros 3D裸片堆疊的產(chǎn)品，在計(jì)算裸片（10nm）下包括一個(gè)基礎(chǔ)裸片（22FFL），所有這些均由堆疊式封裝內(nèi)存所構(gòu)成。
與EMIB一樣，F(xiàn)overos允許英特爾為其堆棧的每一層選擇最佳的處理技術(shù)。Foveros的第一個(gè)實(shí)現(xiàn)（代號為Lakefield）將處理核心，內(nèi)存控制和圖形塞入以10nm制造的芯片中。該小芯片位于基本芯片的頂部，該芯片包含您通常在平臺(tái)控制器中樞中找到的功能（音頻，存儲(chǔ)，PCIe等），該功能以14nm低功耗工藝制造。
完整的Lakefield封裝尺寸僅為12x12x1mm，可在筆記本電腦和智能手機(jī)之間實(shí)現(xiàn)新型設(shè)備。但是我們不希望Foveros僅服務(wù)于低功耗應(yīng)用。在2019年HotChips問答環(huán)節(jié)中，英特爾研究員Wilfred Gomes 預(yù)測了該技術(shù)的未來普及性。他說：“我們設(shè)計(jì)Foveros的方式，它涵蓋了整個(gè)計(jì)算范圍，從最低端的設(shè)備到最高端的設(shè)備?！?/p>
微縮為我們提供了另一個(gè)需要考慮的變量
英特爾2020年架構(gòu)日期間制定的封裝路線圖按互連密度（每平方毫米的微凸起數(shù)量）和功率效率（每傳輸?shù)臄?shù)據(jù)比特消耗的能量pJ）繪制了每種技術(shù)。除Foveros之外，英特爾還追求芯片上混合鍵合，以進(jìn)一步推動(dòng)這兩個(gè)指標(biāo)。期望達(dá)到超過10,000個(gè)凸塊/mm?和小于0.05 pJ / bit。
上圖：混合使用2.5D和3D封裝技術(shù)可產(chǎn)生Co-EMIB，從而可以在同一封裝上實(shí)現(xiàn)大于標(biāo)線的基本裸片以及Foveros裸片堆疊。
但是先進(jìn)的封裝技術(shù)可以提供更高帶寬和更低功耗之外的實(shí)用性。EMIB和Foveros的組合-被稱為Co-EMIB-有望提供超越任何一種方法的擴(kuò)展機(jī)會(huì)。尚無Co-EMIB的實(shí)際示例。但是，您可以想象大型有機(jī)程序包具有連接Fovoros堆棧的嵌入式橋，這些橋結(jié)合了加速器和內(nèi)存以進(jìn)行高性能計(jì)算。
英特爾的全向接口（ODI）通過彼此相鄰地連接小芯片，連接垂直堆疊的小芯片并直接通過銅柱為堆疊中的頂部芯片供電，從而提供了更大的靈活性。這些支柱比Foveros堆疊中穿過基本芯片的TSV大，從而最大程度地降低了電阻并改善了功率輸出?？梢匀我夥较蜻B接管芯并在較小的頂部堆疊較大的瓦片的自由度為Intel提供了迫切需要的布局靈活性。當(dāng)然，在Foveros的功能基礎(chǔ)上，這看起來是一項(xiàng)很有前途的技術(shù)。