0 引言

    如今，隨著集成電路產(chǎn)業(yè)的迅速發(fā)展，芯片集成度也越來(lái)越高，同時(shí)為其供電的電源管理芯片的設(shè)計(jì)也愈發(fā)復(fù)雜^[1]。目前主流上有許多電源管理方案，而對(duì)于應(yīng)用在降壓場(chǎng)合，且輸入電壓與輸出電壓較為接近時(shí)，LDO穩(wěn)壓器則成為了首要選擇^[2-3]。本文基于0.18 μm BCD工藝，設(shè)計(jì)一種應(yīng)用在便攜式電子產(chǎn)品中為其供電的高性能的LDO方案，該LDO的負(fù)載電容集成在芯片內(nèi)部，無(wú)需片外電容，可以在外部封裝中減少一個(gè)管腳^[2]；同時(shí)可以集成在SoC系統(tǒng)中，無(wú)需外接分立元件^[3-4]。

1 LDO設(shè)計(jì)原理

    本文研究的LDO設(shè)計(jì)原理如圖1所示，主要包括帶隙電壓基準(zhǔn)電路、電壓比較電路、補(bǔ)償電路、功率管以及調(diào)整電阻^[1]。

    如圖1所示，帶隙基準(zhǔn)電壓模塊產(chǎn)生一個(gè)與溫度無(wú)關(guān)的穩(wěn)定的電壓V_ref輸出給電壓比較器正端，而電壓比較器負(fù)端接在調(diào)整電阻網(wǎng)絡(luò)形成負(fù)反饋。其電壓比較器的輸出電壓接在開(kāi)關(guān)管M1的柵極，其目的是通過(guò)用帶隙基準(zhǔn)電壓V_ref和反饋電壓V_fb來(lái)控制M1管的開(kāi)啟和關(guān)斷，進(jìn)而控制整個(gè)電路的開(kāi)啟和關(guān)斷^[4]。

    同時(shí)，當(dāng)M1管開(kāi)啟時(shí)，調(diào)整電阻網(wǎng)絡(luò)將輸入電壓V_IN進(jìn)行分壓得到反饋電壓V_fb，并將其輸入到電壓比較器的負(fù)端。故電壓比較器的正端是帶隙基準(zhǔn)電壓V_ref，負(fù)端是調(diào)整電阻網(wǎng)絡(luò)反饋電壓V_fb，當(dāng)V_fb電壓值接近或遠(yuǎn)大于V_ref時(shí)，電壓比較器的輸出為低電平。此時(shí)，M1管的柵極電壓為低電平，遠(yuǎn)小于M1管的源端電位V_IN，M1導(dǎo)通。當(dāng)輸入電壓V_IN為定值時(shí)，且M1管處于飽和區(qū)時(shí)，其流過(guò)調(diào)整電阻網(wǎng)絡(luò)的電流基本不變，而V_fb的電壓值也基本不變，則輸出電壓V_OUT的電壓也基本不變，從而實(shí)現(xiàn)將V_IN的高電平轉(zhuǎn)換成V_OUT的低電平為內(nèi)部模塊供電的目的。

    而V_IN的電壓值為變量時(shí)，對(duì)于M1管來(lái)說(shuō)，當(dāng)V_IN的值在一定范圍內(nèi)滿(mǎn)足M1管處于飽和區(qū)的電壓條件時(shí)，其結(jié)果與上述結(jié)果相同；若V_IN的電壓值迫使M1進(jìn)入線性區(qū)，則隨著V_IN的升高，其電流則會(huì)增大，V_OUT會(huì)隨著電流的增大而增大。此時(shí)V_fb的值也會(huì)增大，通過(guò)負(fù)反饋網(wǎng)絡(luò)將M1柵極電壓降低，使M1進(jìn)入飽和區(qū)，將V_OUT、V_fb的電壓值維持不變。

2 具體電路設(shè)計(jì)

2.1 帶隙基準(zhǔn)

    帶隙基準(zhǔn)主要是用兩個(gè)雙極型晶體管的V_BE(負(fù)溫度系數(shù))以及V_BE的差值ΔV_BE(正溫度系數(shù))的線性疊加產(chǎn)生零溫度系數(shù)的帶隙基準(zhǔn)電壓^[3]。

2.1.1 負(fù)溫度系數(shù)(CTAT)

2.1.2 正溫度系數(shù)(PTAT)

    如果兩個(gè)雙極晶體管工作在不相等的電流密度下，那么它們的基級(jí)—發(fā)射級(jí)電壓的差值就與絕對(duì)溫度成正比。

    該溫度系數(shù)為正，與溫度和集電極電流無(wú)關(guān)，基于上述原理，設(shè)計(jì)出帶隙基準(zhǔn)電路。

2.1.3 帶隙基準(zhǔn)電壓電路

    如圖2所示，當(dāng)開(kāi)關(guān)信號(hào)Switch1為低電平時(shí)，電路啟動(dòng)。通過(guò)調(diào)整信號(hào)Adjust1~4控制調(diào)整MOS管進(jìn)而控制整條支路的總電阻，當(dāng)上電位V_IN流過(guò)由兩個(gè)三極管和調(diào)整電阻形成的帶隙基準(zhǔn)電壓網(wǎng)絡(luò)時(shí)產(chǎn)生壓降。本文在傳統(tǒng)帶隙基準(zhǔn)結(jié)構(gòu)的基礎(chǔ)上額外添加了比較電壓運(yùn)放，從而整個(gè)模塊形成負(fù)反饋結(jié)構(gòu)，性能更加優(yōu)化，穩(wěn)定性大大提升。在輸出端口添加了RC濾波網(wǎng)絡(luò)以達(dá)到輸出穩(wěn)定電壓的目的。

2.2 電壓比較器

    電壓比較器是LDO設(shè)計(jì)的核心部分，也是本文的最重要的創(chuàng)新點(diǎn)。在不使用電容的情況下，使用傳統(tǒng)的運(yùn)算放大器，其穩(wěn)定性非常差，相位裕度會(huì)在40°以下，甚至為負(fù)，以致產(chǎn)生較大的尖峰，其輸出電壓V_OUT會(huì)在一定范圍內(nèi)規(guī)律震蕩^[5]。所以在傳統(tǒng)運(yùn)算放大器的基礎(chǔ)上，設(shè)計(jì)了如圖3所示的電壓比較器。

    如圖3所示，電路主要分為三個(gè)部分：(1)電流偏置電路；(2)差分運(yùn)放電路；(3)帶Miller電容的輸出電路。

    左側(cè)的I_ref部分外接與M16尺寸相同且其柵漏短接的PMOS管，形成電流鏡而且可以有效降低其二次效應(yīng)帶來(lái)的影響。在外接MOS的漏端接入電流源提供偏置電流I_ref，I_ref通過(guò)M13-M14電流鏡將電流傳遞至M12，再通過(guò)M12-M5電流鏡將電流提供到差分運(yùn)放電路模塊。

    中間的差分運(yùn)放電路中正極為V_ref，負(fù)極為V_fb，M3-M6、M4-M7將差分信號(hào)傳遞至M19的柵極，下面進(jìn)行定性分析：V_ref為定值，當(dāng)V_fb遠(yuǎn)大于V_ref接近于上電位V_IN時(shí)，M1打開(kāi)、M2截止，I_ref電流全部流進(jìn)M1-M3電路，右側(cè)電路關(guān)斷。輸出電壓V_op接近于上電位V_IN電壓，由圖1結(jié)構(gòu)可知，開(kāi)關(guān)管關(guān)斷，LDO不工作；而當(dāng)V_fb逐漸減小至一定值時(shí)，M2管會(huì)打開(kāi)，處于線性工作區(qū)，其漏端電壓會(huì)隨著V_fb的變化而變化，并將其電壓傳至M19柵端決定M19是否導(dǎo)通，通過(guò)M18、M19的狀態(tài)決定V_op的電壓；隨著V_fb繼續(xù)減小，M1、M2均會(huì)處于飽和區(qū)，此時(shí)電流平均分配給兩條支路，電流及電壓關(guān)系基本固定，將差分運(yùn)放電路的輸出電壓傳至M19柵端。

    右側(cè)為整個(gè)電壓比較器的輸出部分。主要功能是提供穩(wěn)定的、期望的增益，并獲得低噪聲性能，不僅要穩(wěn)定而且還要有良好的性能。而這些要求均取決于放大器的零極點(diǎn)位置。而本文為了減少功耗，放棄了增大偏置電流的方式，而選用加入Miller電容來(lái)增加新的極點(diǎn)來(lái)提高穩(wěn)定性^[5]。將非主極點(diǎn)轉(zhuǎn)移到足夠高的頻率上，使放大器與單極點(diǎn)系統(tǒng)相似。而為了能夠提供足夠的相位裕度，這個(gè)非主極點(diǎn)是GBW的3倍左右，且PM要在60°～70°之間^[4-5]。

    另外，本文提出的LDO結(jié)構(gòu)應(yīng)用在SOC系統(tǒng)中。而在整個(gè)SOC系統(tǒng)中，模擬信號(hào)和數(shù)字信號(hào)產(chǎn)生的噪聲會(huì)相互影響，使其環(huán)路穩(wěn)定性降低[6]。在傳統(tǒng)LDO的研究基礎(chǔ)上，本文在電壓比較運(yùn)放電路中加入了電源隔離管M11、M17，在正常工作中，電源隔離管關(guān)斷。這樣可實(shí)現(xiàn)即使在高頻電路中，也能夠?qū)㈦娏髌秒娐返纳想娢缓洼斎腚妷旱碾娫锤綦x，使其兩端的噪聲互不干擾^[7-8]。顯著提高其電源抑制比，減少高頻下的輸出紋波，增大其穩(wěn)定性。

3 仿真結(jié)果及分析

    本文仿真采用的華虹0.18 μm的BCD工藝，仿真工具是Spectre。

3.1 帶隙基準(zhǔn)仿真分析

    基于上述原理，對(duì)電路進(jìn)行瞬態(tài)仿真，設(shè)置V_IN的電壓從0到5 V緩慢上升，上升時(shí)間為10 ns。得到帶隙基準(zhǔn)電壓模塊輸出V_ref為1.261 V。由分析知，整個(gè)電路在啟動(dòng)過(guò)程中V_ref緩慢上升，通過(guò)電路負(fù)反饋調(diào)節(jié)V_ref的大小，最終在6 μs處趨于穩(wěn)定，如圖4和圖5所示，說(shuō)明電路啟動(dòng)過(guò)程中工作正常。在此基礎(chǔ)上對(duì)電路進(jìn)行DC仿真，置V_IN為直流電壓5 V，令溫度在-40 ℃~125 ℃范圍線性變化，并通過(guò)仿真數(shù)據(jù)計(jì)算溫漂系數(shù)。

3.2 LDO仿真分析

    基于上述原理，對(duì)LDO整體進(jìn)行瞬態(tài)仿真，設(shè)置V_IN的電壓從0到6 V緩慢上升，上升時(shí)間為10 ns。帶隙基準(zhǔn)電壓V_ref為1.26 V，且電流偏置為5 μA。仿真結(jié)果如圖6、圖7所示，通過(guò)分析，整個(gè)LDO在啟動(dòng)過(guò)程中V_OUT緩慢上升，通過(guò)反饋回路來(lái)調(diào)節(jié)V_op的大小，從而控制V_OUT的輸出的大小，最終在15 μs處趨于穩(wěn)定。說(shuō)明電路啟動(dòng)過(guò)程工作正常?？梢詫? V的輸入電壓穩(wěn)定轉(zhuǎn)換成1.8 V電壓，穩(wěn)定工作時(shí)靜態(tài)電流為82.18 μA。通過(guò)電源隔離管以及米勒補(bǔ)償電容的調(diào)整和設(shè)計(jì)，本文設(shè)計(jì)的LDO結(jié)構(gòu)的輸出電壓非常穩(wěn)定，輸出紋波為20 mV，誤差范圍在0.1%之間。

    隨后，對(duì)LDO整體進(jìn)行穩(wěn)定性仿真分析，對(duì)整個(gè)電路從1 Hz到1 GHz進(jìn)行仿真。仿真結(jié)果如圖8所示，通過(guò)仿真結(jié)果得知，其相位裕度PM=64.280 6°、幅值裕度GM=22.063 7°，通過(guò)分析可知，LDO模塊在波特圖中沒(méi)有尖峰，說(shuō)明電路穩(wěn)定性良好。

4 結(jié)論

    本文介紹了一種基于BCD 0.18 μm工藝的無(wú)片外電容的LDO的設(shè)計(jì)，以理論分析為基礎(chǔ)對(duì)傳統(tǒng)電路結(jié)構(gòu)進(jìn)行改進(jìn)。通過(guò)兩個(gè)雙極型晶體管的V_BE(負(fù)溫系數(shù))以及V_BE的差值ΔV_BE(正溫系數(shù))的線性疊加產(chǎn)生零溫度系數(shù)的帶隙基準(zhǔn)電壓，同時(shí)采用負(fù)反饋電路和濾波電路提高輸出電壓的溫漂系數(shù)。此外，基于傳統(tǒng)結(jié)構(gòu)設(shè)計(jì)出新型二級(jí)運(yùn)算放大器結(jié)構(gòu)作為電壓比較。通過(guò)在運(yùn)算放大器中加入特定的開(kāi)關(guān)管來(lái)對(duì)上電位進(jìn)行隔離，提高了LDO電源抑制比；同時(shí)，為解決穩(wěn)定性不夠的問(wèn)題，引入米勒電容來(lái)增加新的極點(diǎn)。通過(guò)米勒電容可以有效代替片外電容，這種結(jié)構(gòu)不需要電容的分立器件，在封裝時(shí)可以減少一個(gè)引腳。

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作者信息:

霍德萱，張國(guó)俊

(電子科技大學(xué) 薄膜與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，四川 成都610054)