0 引言

    隨著紅外焦平面探測(cè)器的發(fā)展，紅外成像技術(shù)在軍事和民用領(lǐng)域的應(yīng)用越來越廣泛，特別是非制冷紅外成像技術(shù)因其具有成本低、體積小、重量輕、使用方便等優(yōu)點(diǎn)，在各應(yīng)用領(lǐng)域中得到了較快發(fā)展。目前，很多領(lǐng)域的產(chǎn)品需求都向著高性能、小型化、低功耗方向發(fā)展，紅外成像組件也不例外，所以，迫切需要突破小型化紅外成像組件的關(guān)鍵技術(shù)，研制出小型化、模塊化、接口電路系列化的紅外成像組件，以適應(yīng)各種應(yīng)用領(lǐng)域的需求。在小型化紅外成像組件中，處理板是核心，除完成紅外圖像的非均勻校正、計(jì)算校正參數(shù)和圖像處理算法功能外，還承擔(dān)著探測(cè)器時(shí)序控制、AD轉(zhuǎn)換控制功能和將14位并行圖像數(shù)據(jù)轉(zhuǎn)換為串行LVDS信號(hào)輸出、校正快門控制等功能。

1 紅外成像組件總體方案介紹

    本方案以實(shí)現(xiàn)內(nèi)核機(jī)芯的標(biāo)準(zhǔn)化、系列化為目標(biāo)，采用前端電路板和處理板在系統(tǒng)中分別布局的方案，將AD采集部分前置到驅(qū)動(dòng)板上，同時(shí)實(shí)現(xiàn)處理板的小型化，并將其集成到前端，與驅(qū)動(dòng)板、接口板一同置于平臺(tái)框架上?；痉桨溉鐖D1所示。

    總體設(shè)計(jì)中的三塊電路板——驅(qū)動(dòng)板、主處理板和接口板的面積和外形尺寸相同，均為38 mm×38 mm，厚度均為1.6 mm，三塊板之間采用堆疊式結(jié)構(gòu)，板間距為5 mm。

2 小型化處理板方案設(shè)計(jì)

    小型化處理板在保證實(shí)現(xiàn)全部功能的前提下，以小型化和通用化為設(shè)計(jì)目標(biāo)，PCB尺寸要控制在38 mm×38 mm。

    小型化處理板以FPGA為核心器件，除完成紅外圖像的非均勻校正、計(jì)算校正參數(shù)和圖像處理算法功能(8 bit視頻信號(hào)相關(guān)的圖像處理計(jì)算，包括直方圖均衡、濾波、銳化等)外，還承擔(dān)著探測(cè)器時(shí)序控制、AD轉(zhuǎn)換控制功能、將14位并行數(shù)據(jù)轉(zhuǎn)換為串行LVDS信號(hào)輸出、校正快門控制等功能，主處理板不承擔(dān)特殊接口轉(zhuǎn)換功能，相關(guān)功能由后端接口板完成。主處理板上FPGA實(shí)現(xiàn)的主要功能有：

    (1)探測(cè)器時(shí)序控制；

    (2)AD時(shí)序控制；

    (3)對(duì)原始數(shù)字圖像作非均勻性校正；

    (4)完成校正參數(shù)的定標(biāo)計(jì)算；

    (5)對(duì)14 bit圖像進(jìn)行直方圖均衡，轉(zhuǎn)換為8 bit圖像；

    (6)圖像濾波、銳化增強(qiáng)；

    (7)輸出Camera link串行數(shù)字視頻圖像；

    (8)輸出8/14 bit并行數(shù)字視頻圖像；

    (9)視頻信號(hào)合成；

    (10)通過串口接收控制命令，返回狀態(tài)參數(shù)。

    小型化處理板總體設(shè)計(jì)方案如圖2所示，為了滿足設(shè)計(jì)中對(duì)資源量、存儲(chǔ)容量和數(shù)據(jù)傳輸帶寬等的需求，F(xiàn)PGA擬選用Altera的Cyclone V系列器件，存儲(chǔ)器需要一片LPDDR2和一片F(xiàn)lash，采用SAMTEC的板上連接器實(shí)現(xiàn)與AD板、接口板的電氣連接。

3 主要器件選型

    由于該方案設(shè)計(jì)的主要目標(biāo)是實(shí)現(xiàn)PCB的小型化，因此在器件選型時(shí)，在保證實(shí)現(xiàn)所需功能的前提下，盡量選擇面積較小的器件。

3.1 FPGA選型

    FPGA選用Altera Cyclone V系列的5CEA7，MBGA484封裝，芯片面積為19 mm×19 mm，LE約150K，M10K塊為Cyclone III 3C120的1.6倍，達(dá)686，18×18乘法器312個(gè)，并增加精度可調(diào)DSP模塊156個(gè)^[1]。其中的HMC支持2個(gè)24位的LPDDR2或者一個(gè)32位的LPDDR2^[2]。

    如今，很多系統(tǒng)的性能瓶頸在于系統(tǒng)與外部存儲(chǔ)器接口的實(shí)際有效帶寬，而存儲(chǔ)器控制器的效能則成為決定這種有效帶寬的關(guān)鍵要素。利用Cyclone V FPGA 中的HMC，設(shè)計(jì)人員能夠最大限度地提高存儲(chǔ)器控制器的效率和靈活性，幫助降低應(yīng)用和系統(tǒng)的功耗和總成本。

    Cyclone V FPGA中的多端口存儲(chǔ)器控制器硬核IP支持DDR3、DDR2、LPDDR2和移動(dòng)DDR。Cyclone V FPGA還支持以上存儲(chǔ)器接口的軟核存儲(chǔ)器控制器，但是兩種控制器的性能不同，表1為兩種存儲(chǔ)器控制器接口支持和性能比較列表^[2]。 

    設(shè)計(jì)中用到了LPDDR2，為了充分地發(fā)揮其存取速度快的優(yōu)勢(shì)，使用FPGA內(nèi)部提供的硬核存儲(chǔ)器控制器。

    評(píng)估一個(gè)存儲(chǔ)器接口的帶寬，不僅僅取決于存儲(chǔ)器接口的絕對(duì)速率，存儲(chǔ)器控制器控制數(shù)據(jù)在存儲(chǔ)器之間傳送的效率，也是決定帶寬的一個(gè)重要因素。存儲(chǔ)器帶寬的計(jì)算方法如式(1)所示。

    普通DRAM存儲(chǔ)器接口的效率通常在70%左右，例如：一個(gè)效率為70%的32位接口，運(yùn)行頻率是400 MHz，帶寬為17.92 Gb/s^[2]。

    Bandwidth=32 bit×2 Clock Edges×400 MHz×70%

    =17.92 Gb/s=2.24 GB/s

    而Altera Cyclone V的硬核存儲(chǔ)器控制器的效率可高達(dá)92%。那么帶寬為：

    Bandwidth=32 bit×2 Clock Edges×400 MHz×92%

    =23.55 Gb/s

    =2.943 75 GB/s

    可見，Altera Cyclone V的硬核存儲(chǔ)器控制器對(duì)于數(shù)據(jù)傳送帶寬的提高是很顯著的。

3.2 SDARM選型

    SDRAM用于在圖像非均勻校正和處理過程中，緩存增益校正因子、偏移校正因子和相關(guān)圖像數(shù)據(jù)。為了滿足設(shè)計(jì)中非均勻校正和圖像處理算法對(duì)存儲(chǔ)器容量及其接口帶寬的需求，SDARM采用Micron的Mobile LPDDR2 SDRAM——MT42L 256M32D4，由于其面積小，功耗低，容量大，被廣泛應(yīng)用于一些高檔手持設(shè)備中，其關(guān)鍵指標(biāo)如下^[5]：

    (1)容量：2 Gb；

    (2)位寬：32 bit；

    (3)器件類型：LPDDR2 SDRAM；

    (4)IO電平標(biāo)準(zhǔn)：?jiǎn)味藶镠SUL_12，差分為Differential 1.2 V HSTL Class I；

    (5)時(shí)鐘頻率：333 MHz；

    (6)數(shù)據(jù)速率：667 Mb/s/pin。

3.3 Flash選型

    Flash用于在圖像非均勻校正過程中存儲(chǔ)IRFPA每個(gè)像素的增益校正因子Gij與偏移校正因子Oij，根據(jù)設(shè)計(jì)中的存儲(chǔ)容量需求，選用Spansion的2 Gb容量的Parallel NOR Flash——RC28F00BM29EW。關(guān)鍵指標(biāo)如下^[6]：

    (1)容量2 Gb；

    (2)位寬：16 bit；

    (3)器件類型：Parallel NOR Flash；

    (4)隨機(jī)存取時(shí)間：110 ns。

3.4 處理板的電源分配系統(tǒng)(PDS)的設(shè)計(jì)

    根據(jù)電路中各種器件對(duì)電源電壓的需求，電源分配系統(tǒng)(PDS)需要提供多種電源電壓。歸結(jié)起來總共需要以下幾種電源：1.1 V、1.2 V、1.8 V、2.5 V、3.3 V。2.5 V的FPGA專用電源、PLL電源和輔助電源可以采用一片LT1962提供；1.8 V的LPDDR2 SDRAM內(nèi)核電源所需電流較小，僅需一片LT1761。由于都是數(shù)字電路，其余電源可以采用DC-DC電源。1.1 V的FPGA的內(nèi)核電源選用Enpirion的EN5339QI，最大輸出電流3 A，可調(diào)輸出，電壓輸出端內(nèi)置電感，24-pin QFN封裝(4 mm×6 mm)；1.2 V的FPGA IO電源和LPDDR2的內(nèi)核、IO電源選用EP53A8LQI，最大輸出電流為1 A，可調(diào)輸出，電壓輸出端內(nèi)置電感，設(shè)定輸出電壓不需要外置電阻，3 mm×3 mm QFN封裝；3.3 V的FPGA IO電源、專用電源和Flash的內(nèi)核、IO電源選用EP53A8LQI，最大輸出電流為1 A，可調(diào)輸出，電壓輸出端內(nèi)置電感，設(shè)定輸出電壓不需要外置電阻，3 mm×3 mm QFN封裝。

    綜上所述，主處理板的電源分配系統(tǒng)(PDS)的設(shè)計(jì)方案如圖3所示。

4 電路信號(hào)完整性和電源完整性設(shè)計(jì)

4.1 信號(hào)完整性

    由于紅外探測(cè)器對(duì)噪聲極為敏感，因此在設(shè)計(jì)中必須采取嚴(yán)格的濾波措施，以保證輸出圖像質(zhì)量。另外，該設(shè)計(jì)的重點(diǎn)和難點(diǎn)是LPDDR2與FPGA的接口設(shè)計(jì)，LPDDR2的時(shí)鐘頻率是333 MHz，數(shù)據(jù)速率高達(dá)667 Mb/s/pin，屬于高速信號(hào)，所以對(duì)于時(shí)序和信號(hào)完整性有較高要求，為了保證設(shè)計(jì)的一次成功，除了滿足LPDDR2接口信號(hào)的阻抗匹配、布線規(guī)則要求外，還必須對(duì)整個(gè)電路進(jìn)行信號(hào)完整性和電源完整性仿真。

4.1.1 濾波措施

    系統(tǒng)中噪聲的主要來源有兩個(gè)：一是由外部輸入的電源引入的噪聲；二是主處理板數(shù)字電路產(chǎn)生的噪聲。針對(duì)這兩類噪聲，應(yīng)采取相應(yīng)的濾波措施。

    針對(duì)由外部輸入的電源引入的噪聲，對(duì)外部電源輸入都要采用兩級(jí)空心電容加磁珠的方式進(jìn)行濾波，如圖4所示，另外，對(duì)輸入的地信號(hào)也要加磁珠濾波，采用的磁珠要求在100 MHz時(shí)的阻抗為220 Ω以上。

    針對(duì)主處理板數(shù)字電路產(chǎn)生的噪聲，對(duì)于主處理板提供給驅(qū)動(dòng)、AD板的探測(cè)器時(shí)序控制和AD采樣控制等信號(hào)，根據(jù)信號(hào)具體頻率范圍，選用合適的磁珠進(jìn)行濾波。

4.1.2 阻抗匹配

    信號(hào)走線阻抗，單端走線50 Ω±10%，差分走線100 Ω±10%。必須對(duì)設(shè)計(jì)進(jìn)行仿真以確保良好的信號(hào)完整性。

4.1.3 布線規(guī)則約束

    (1)LPDDR2與FPGA的接口信號(hào)之間的布線約束

    LPDDR2與FPGA的接口信號(hào)分組如下：

    ①數(shù)據(jù)信號(hào)組：數(shù)據(jù)(DQ)，數(shù)據(jù)屏蔽(DM)，數(shù)據(jù)隨路時(shí)鐘(DQS/DQS#)，其中每個(gè)字節(jié)又是內(nèi)部的一個(gè)信道Lane組，如DQ[0:7]，DQS0/DQS0#，DM0 為一個(gè)信號(hào)組；

    ②命令/地址(Command/address)信號(hào)組：CA[9:0]；

    ③控制信號(hào)組：CS/CS#，CKE；

    ④時(shí)鐘信號(hào)組：CK，CK#。

    根據(jù)LPDDR2的時(shí)序特點(diǎn)，對(duì)其布線規(guī)則制定如下約束：

    ①數(shù)據(jù)信號(hào)組DQ與DQS/DQS#、DM的等長控制：

    LPDDR2數(shù)據(jù)信號(hào)DQ的采樣，是采用與DQ同步的DQS/DQS#作為采樣參考源。一個(gè)DQS/DQS#與8個(gè)DQ配合使用，因此同一個(gè)DQ 組(同一信道)中的所有信號(hào)DQ和DQS/DQS#、DM(例如DQ[0:7]，DQS0/DQS0#，DM0)走線的skew控制在±10 ps或者近似±50 mils，并且需要布在同一層，在設(shè)置布線約束時(shí)將DQS/DQS#走線長度設(shè)置成同組相關(guān)數(shù)據(jù)信號(hào)DQ和數(shù)據(jù)屏蔽信號(hào)DM的目標(biāo)走線長度。而組內(nèi)不同信道(不同DQ組)的走線誤差為±10 ps或者近似±50 mils(0.254 mm)。

    ②數(shù)據(jù)信號(hào)組(DQ組)與時(shí)鐘信號(hào)(CK/CK#)布線長度誤差不超過±50 ps或者近似±250 mils，在設(shè)置布線約束時(shí)將時(shí)鐘信號(hào)(CK/CK#)布線長度設(shè)置成目標(biāo)走線長度。

    ③地址/控制信號(hào)仍以時(shí)鐘信號(hào)CK的上升沿和CK#信號(hào)的下降沿的交叉點(diǎn)作為參考點(diǎn)，將地址/控制信號(hào)組(address，CS，CKE)布線到與CK/CK#時(shí)鐘所在的同一層上(理想情況下)，并保證與CK/CK#之間的skew不超過±20 ps或者近似±100 mils。兩種信號(hào)線組內(nèi)走線誤差為不超過±10 ps或者近似±50 mils。

    ④差分時(shí)鐘(CK/CK#) 和數(shù)據(jù)隨路時(shí)鐘(DQS/DQS#)的N和P走線之間的最大失配長度為±2 ps或者近似±10 mils。

    (2)時(shí)鐘信號(hào)布線規(guī)則

    ①時(shí)鐘信號(hào)線必須布在內(nèi)層，外層扇出長度不超過150 ps(近似500 mils，12.7 mm)；

    ②時(shí)鐘信號(hào)應(yīng)該與其他信號(hào)保持10 mil(0.254 mm)以上的間距。

    ③差分時(shí)鐘(CK/CK#)的N和P走線之間的最大失配長度為±2 ps或者近似±10 mils。

4.2 電源完整性

    將DGND，1.1 V，1.2 V，1.8 V和3.3 V電源都布為平面。在PCB面積允許的前提下，為各種電源網(wǎng)絡(luò)提供充分的去耦，以保證電源分配網(wǎng)絡(luò)的低阻抗。

5 實(shí)驗(yàn)結(jié)果

    圖5為該處理板的實(shí)物照片，本設(shè)計(jì)中采用了0.65 mm間距的BGA封裝，焊盤直徑為0.3 mm，兩個(gè)焊盤之間的間隙僅為0.35 mm。板子上的最小線寬為4.1 mil，走線與焊盤、過孔之間的最小間距為4 mil；最小信號(hào)過孔直徑為5 mil，屬于高密度PCB。在PCB布局時(shí)存在BGA器件背面放置器件的情況，這就需要使用盲孔、埋孔甚至實(shí)心銅柱工藝。

    圖6為采用了本文中設(shè)計(jì)的處理板的紅外成像組件樣機(jī)照片。圖7中的(a)和(b)分別為利用該樣機(jī)采集到的遠(yuǎn)距離和近距離場(chǎng)景的圖像(經(jīng)單點(diǎn)校正)。

6 結(jié)論

    本文詳細(xì)介紹了小型化處理板設(shè)計(jì)過程中的各項(xiàng)工作，包括：總體方案設(shè)計(jì)、主要器件選型、電源分配系統(tǒng)（PDS）設(shè)計(jì)、信號(hào)完整性和電源完整性設(shè)計(jì)方面的各項(xiàng)措施和LPDDR2與FPGA的接口信號(hào)之間的布線約束規(guī)則的制定，重點(diǎn)討論了存儲(chǔ)器接口帶寬的計(jì)算方法以及Cyclone V FPGA的硬核存儲(chǔ)器控制器對(duì)于存儲(chǔ)器接口數(shù)據(jù)傳送帶寬的提高。最后展示了處理板的實(shí)物照片，和采用了該處理板的紅外成像組件樣機(jī)采集到的遠(yuǎn)距離和近距離場(chǎng)景的圖像。

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作者信息:

李海廷，胡  鑫，曾  雙，佘俊超，魯  強(qiáng)，隋  峻

(西南技術(shù)物理研究所，四川 成都610041)