0 引言

    近年來(lái)，隨著物聯(lián)網(wǎng)(Internet of Things，IoT)設(shè)備的快速發(fā)展及普及，對(duì)于應(yīng)用于物聯(lián)網(wǎng)設(shè)備的芯片提出了越來(lái)越多的設(shè)計(jì)要求。典型的物聯(lián)網(wǎng)設(shè)備一般由鋰電池供電，且為了減小維護(hù)成本，通常要求物聯(lián)網(wǎng)設(shè)備具有較高的續(xù)航時(shí)間，因此超低功耗成為IoT芯片的首要設(shè)計(jì)目標(biāo)。IoT芯片通常具有較高的集成度，內(nèi)部的模擬電路部分通常集成了LDOs(Low Dropout Regulators)、ADCs(Analog-to-Digital Converters)及DACs(Digital-to-Analog Converters)等模塊，上述模塊通常都需要高精度的電壓基準(zhǔn)源^[1-2]。

    典型的電壓基準(zhǔn)源為帶隙電壓基準(zhǔn)源，具有良好的工藝穩(wěn)定性及較低的溫度系數(shù)^[3-4]。但對(duì)于超低功耗物聯(lián)網(wǎng)芯片而言，帶隙基準(zhǔn)源內(nèi)部通常不可避免地使用了低溫漂、低單位阻值的多晶硅電阻，從而使得如果需要降低功耗只能增大芯片面積。典型的帶隙基準(zhǔn)功耗處于微安級(jí)^[3-4]。全CMOS電壓基準(zhǔn)源克服了帶隙電壓基準(zhǔn)源功耗過(guò)大的問(wèn)題，但自偏置電流源使得電流消耗處于納安級(jí)^[5-6]。

    近些年文獻(xiàn)[7-10]中介紹了幾種皮安級(jí)的電壓基準(zhǔn)源。為了分析這幾種皮安級(jí)電壓基準(zhǔn)源的原理及優(yōu)缺點(diǎn)，本文選取了文獻(xiàn)[7]中的電路作為典型電路進(jìn)行分析。文獻(xiàn)[7-10]的電路結(jié)構(gòu)及原理基本相同，都是利用不同閾值電壓器件的閾值電壓差得到基準(zhǔn)電壓。區(qū)別在于文獻(xiàn)[7]中采用的是不同柵氧化層厚度的MOS管；文獻(xiàn)[8]中的電路采用了自然MOS管（閾值電壓約為0）；文獻(xiàn)[9]雖然采用的是同一種類型的MOS管，但是利用的是短溝道效應(yīng)造成的同種類型的MOS管閾值電壓不同的特性；文獻(xiàn)[10]中控制PMOS的體電壓進(jìn)而改變PMOS管的閾值電壓實(shí)現(xiàn)了兩種PMOS閾值電壓不同。文獻(xiàn)[7-10]中的電壓基準(zhǔn)源雖然可以實(shí)現(xiàn)較低的溫度系數(shù)并消耗極低的工作電流，但是對(duì)于應(yīng)用于數(shù)?；旌霞呻娐分械幕鶞?zhǔn)電壓源來(lái)說(shuō)，抑制電源噪聲的能力同樣重要。對(duì)于大信號(hào)與小信號(hào)電源噪聲抑制的能力通常用線性調(diào)整率(Line Regulation，LR)與電源抑制比(Power Supply Rejection Ratio，PSRR)來(lái)表示。然而，文獻(xiàn)[7-10]中，最好的線性調(diào)整率為3 100 ppm/V，最好的低頻PSRR為-64 dB@≤100 Hz。上述性能對(duì)于要求基準(zhǔn)電壓有高電源抑制能力的系統(tǒng)來(lái)說(shuō)明顯不足。針對(duì)此問(wèn)題，本文在上述電路基礎(chǔ)上設(shè)計(jì)了一種新型的自穩(wěn)壓型皮安級(jí)電壓基準(zhǔn)源，可以實(shí)現(xiàn)較好的線性調(diào)整率與PSRR性能。

1 傳統(tǒng)2M電壓基準(zhǔn)

    文獻(xiàn)[7-10]中給出了四種皮安級(jí)電壓基準(zhǔn)源。這四種電壓基準(zhǔn)源的工作原理基本相同：都是利用MOS管的漏電流特性實(shí)現(xiàn)皮安級(jí)的極低工作電流；采用不同閾值電壓MOS管的閾值電壓差實(shí)現(xiàn)相應(yīng)的基準(zhǔn)電壓輸出。其中以文獻(xiàn)[7]中的雙MOS管（two-MOSFET，2M）電壓基準(zhǔn)電路較為典型，因此本節(jié)對(duì)該電路進(jìn)行分析。

    文獻(xiàn)[7]中的2M電壓基準(zhǔn)電路如圖1所示。M_N1是柵源短接的對(duì)應(yīng)工藝下的常規(guī)閾值電壓隔離型NMOS管，M_N2是二極管連接的對(duì)應(yīng)工藝下的高閾值電壓NMOS管。

1.1 溫度補(bǔ)償原理

    首先分析該2M電壓基準(zhǔn)的溫度補(bǔ)償原理。對(duì)于偏置在亞閾值區(qū)的MOS管來(lái)說(shuō)，漏極電流I_D與柵源電壓V_GS之間的關(guān)系可以表示為^[8]：

其中μ是載流子遷移率，C_OX是單位面積的柵氧化層電容，K是MOS管的寬長(zhǎng)比，V_T=k_BT/q是熱電勢(shì)，k_B是玻爾茲曼常量，T是絕對(duì)溫度，q是電子電荷量，V_TH是閾值電壓，η是亞閾值斜率因子。上述這些參數(shù)中，載流子遷移率μ及閾值電壓V_TH是關(guān)于溫度的函數(shù)，其他參數(shù)是基本與溫度無(wú)關(guān)的常量。另外，對(duì)于同種工藝下不同閾值電壓的MOS器件，這里用V_TH1表示常規(guī)閾值電壓的MOS管，V_TH2表示高閾值電壓的器件；C_OX1與C_OX2分別表示常規(guī)MOS管與高閾值電壓MOS管的單位面積柵氧化層電容；η₁與η₂分別表示常規(guī)MOS管與高閾值電壓MOS管的亞閾值斜率因子。根據(jù)參考文獻(xiàn)[8]，當(dāng)V_DS大于200 mV時(shí)，由于式(1)中的最后一項(xiàng)造成的誤差只有0.03%，因此式(1)可以簡(jiǎn)化為^[8]：

    因?yàn)闃O低的工作電流，圖1中的M_N1與M_N2都工作在亞閾值區(qū)。忽略寄生二極管的泄漏電流，流過(guò)M_N1的電流與流過(guò)M_N2的電流相等，即：

1.2 線性調(diào)整率與PSRR

    上述2M電壓基準(zhǔn)源的線性調(diào)整率主要受到以下兩個(gè)因素影響：(a)漏致勢(shì)壘降低(Drain-Induced Barrier Lowering，DIBL)效應(yīng)。相對(duì)于大的電源變化來(lái)說(shuō)，輸出基準(zhǔn)電壓的變化可以忽略，因此M_N1的漏-源電壓變化等價(jià)于電源電壓變化。由于DIBL效應(yīng)，工作電流隨漏-源電壓變化而變化，進(jìn)而影響基準(zhǔn)電壓。(b)柵致漏極泄漏(Gate-Induced Drain Leakage，GIDL)效應(yīng)。圖1中M_N1柵-源短接，即M_N1的柵-漏電壓變化與M_N1的柵-漏電壓變化相同，因此由于GIDL效應(yīng)，工作電流隨漏-源電壓變化而變化，進(jìn)而影響基準(zhǔn)電壓。圖1中的2M電壓基準(zhǔn)的線性調(diào)整率可以用式(9)表示：

其中r₁、r₂、c₁及c₂分別為M_N1的等效導(dǎo)通電阻、M_N2的等效導(dǎo)通電阻、M_N1的等效寄生電容、M_N2的等效寄生電容與負(fù)載電容的總電容。由于M_N2為二極管連接方式，通常情況下r₁遠(yuǎn)大于r₂，因此可以獲得不錯(cuò)的低頻PSRR。但是在大部分CMOS工藝中，該低頻PSRR集中于-40 dB附近^[7-10]。進(jìn)一步提高低頻PSRR的方法可以嘗試通過(guò)增大MOS管的溝道長(zhǎng)度，但是僅能提升若干dB的性能，且版圖面積會(huì)急劇增加。極點(diǎn)p₁的位置一般高于零點(diǎn)z₁，因此該類型電壓基準(zhǔn)的PSRR在高頻范圍內(nèi)會(huì)惡化。提高高頻范圍內(nèi)的PSRR的方法可以通過(guò)增加負(fù)載電容的大小，以盡可能使p₁靠近z₁。

2 本設(shè)計(jì)的5M電壓基準(zhǔn)

    針對(duì)文獻(xiàn)[7-10]中的電壓基準(zhǔn)源線性調(diào)整率與低頻PSRR性能較差的問(wèn)題，本文在文獻(xiàn)[7]中的電路的基礎(chǔ)上設(shè)計(jì)了一種新型的五MOS管(Five-MOSFET，5M)電壓基準(zhǔn)源，如圖2所示。應(yīng)用自穩(wěn)壓技術(shù)，本設(shè)計(jì)的5M電壓基準(zhǔn)源可以大大提高其線性調(diào)整率與低頻PSRR的性能。

    如圖2所示，M_N1和M_N2與圖1中的器件對(duì)應(yīng)。M_N3與M_N2組成電流鏡，復(fù)制流過(guò)M_N2的電流。M_P2與M_P1是兩個(gè)PMOS晶體管。各個(gè)晶體管的尺寸如圖2的標(biāo)注所示。1.2節(jié)分析了2M電壓基準(zhǔn)線性調(diào)整率與低頻PSRR較差問(wèn)題的原因是M_N1的漏-源/柵電壓隨電源電壓變化而變化，進(jìn)而影響工作電流并惡化輸出基準(zhǔn)電壓。換句話說(shuō)，如果M_N1的漏-源/柵電壓幾乎不隨電源電壓變化而變化，理論上可以獲得非常高的線性調(diào)整率與低頻PSRR性能。一般的高性能電壓基準(zhǔn)源常采用預(yù)穩(wěn)壓結(jié)構(gòu)，即采用兩級(jí)串聯(lián)的方式來(lái)隔離電源噪聲，使得第二級(jí)的供電電壓幾乎不隨電源電壓變化而變化，但是預(yù)穩(wěn)壓結(jié)構(gòu)會(huì)消耗額外的電源裕度，使得其不適用于低電源電壓供電的系統(tǒng)中。如果將M_N1的漏-源/柵電壓鉗位在一個(gè)不隨電源電壓變化而變化的電壓上，則可以獲得較高的電源抑制性能。

    在本設(shè)計(jì)中，采用一種新型的結(jié)構(gòu)：將2M基準(zhǔn)源的工作電流(I_D0)復(fù)制，并流過(guò)一個(gè)PMOS晶體管M_P1，該晶體管的柵-源電壓作為M_N1的漏-柵/源鉗位電壓，本文中稱該結(jié)構(gòu)為自穩(wěn)壓結(jié)構(gòu)。首先假設(shè)電源電壓有一個(gè)大的變化，如果I_D0出現(xiàn)一個(gè)較小的變化量，且電流鏡的復(fù)制能力較好(I_D0=I_D1)，則V_SGP1(M_P1的柵源電壓)有一個(gè)很小的變化量(相對(duì)于電源電壓的變化量)，該變化量會(huì)進(jìn)一步削減I_D0的變化量，即使得I_D0穩(wěn)定，進(jìn)而使得輸出基準(zhǔn)電壓V_REF穩(wěn)定。上述負(fù)反饋過(guò)程使得基準(zhǔn)電壓V_REF幾乎不隨電源電壓變化而變化。實(shí)際上，電源電壓的變化會(huì)引起MN3的漏-源電壓變化(V_DSN3=V_DD-V_SGP1-V_SGP2，相對(duì)于V_DSN3，可以假設(shè)V_SGP1與V_SGP2幾乎不變)，進(jìn)而由于DIBL效應(yīng)與GIDL效應(yīng)，I_D1隨電源電壓增大而輕微增大。

    本設(shè)計(jì)的5M電壓基準(zhǔn)的線性調(diào)整率可以近似表示為：

其中LR₀為由M_N1與M_N2構(gòu)成的2M電壓基準(zhǔn)源的線性調(diào)整率。為了驗(yàn)證該公式，本文首先在本設(shè)計(jì)采用的0.18 μm工藝下仿真了2M電壓基準(zhǔn)源(參數(shù)如圖2標(biāo)注所示)的線性調(diào)整率。電源電壓范圍為1.0 V～2.0 V，得到LR₀=6 950 ppm/V。將LR₀帶入式(11)，可以得到預(yù)測(cè)的線性調(diào)整率為48.3 ppm/V。第3節(jié)中會(huì)給出實(shí)際的5M電壓基準(zhǔn)源線性調(diào)整率的仿真結(jié)果，可以看到仿真后的線性調(diào)整率為33.7 ppm/V，與預(yù)測(cè)值較為接近。

    5M電壓基準(zhǔn)源位于低頻段(≤1 Hz)的PSRR特性可以簡(jiǎn)單表示為：

    2M電壓基準(zhǔn)源仿真后的低頻PSRR為-47 dB@≤1 Hz，代入式(12)，可以得到預(yù)測(cè)的低頻PSRR(≤1 Hz)為-94 dB。第3節(jié)中會(huì)給出實(shí)際的5M電壓基準(zhǔn)源PSRR的仿真結(jié)果，可以看到仿真后的PSRR為-92 dB@≤0.01 Hz，與預(yù)測(cè)值較為接近。由于極低的工作電流，主極點(diǎn)位置低于1 Hz，因此1 Hz附近的PSRR比0.01 Hz處的PSRR稍差。

    式(7)給出了得到最低溫度系數(shù)的條件。在特定工藝條件下，要滿足該條件，M_N1與M_N2的尺寸之比必須處于設(shè)定為一個(gè)特定的值。但是在實(shí)際的CMOS工藝中，工藝波動(dòng)要求該特定的值可以調(diào)整以得到最低的溫度系數(shù)。圖2的右上角是M_N1的3位修調(diào)電路，雖然增加修調(diào)位數(shù)可以增加修調(diào)精度，但是MOS開(kāi)關(guān)帶來(lái)的漏電反而會(huì)惡化溫度系數(shù)。

3 仿真與討論

    基于0.18 μm CMOS工藝，本設(shè)計(jì)的5M電壓基準(zhǔn)源的版圖如圖3所示。版圖面積為90 μm×60 μm，其中隔離型NMOS晶體管(MN1)及負(fù)載電容占據(jù)了較大的版圖面積。

    圖4(a)～(c)分別給出了修調(diào)后本設(shè)計(jì)的5M電壓基準(zhǔn)源在TT、FF、FS、SS及SF五種工藝角下的輸出基準(zhǔn)電壓后仿真后的溫度特性曲線。仿真溫度范圍為0 ℃～120 ℃，電源電壓恒定為1.0 V。TT、FF、FS、SS及SF五種工藝角下的溫度系數(shù)分別為31.5 ppm/℃、53.3 ppm/℃、31.3 ppm/℃、45.1 ppm/℃及44.2 ppm/℃。圖4(d)給出了本設(shè)計(jì)的5M電壓基準(zhǔn)源在電源電壓處于1.0 V～2.0 V范圍內(nèi)輸出基準(zhǔn)電壓的曲線。電源電壓從1.0 V變化到2.0 V，基準(zhǔn)電壓僅變化16 μV，對(duì)應(yīng)的線性調(diào)整率為33.7 ppm/V。圖4(e)給出了本設(shè)計(jì)的5M電壓基準(zhǔn)源的PSRR特性。0.01 Hz處，該基準(zhǔn)源的PSRR達(dá)到了-92 dB；100 Hz處，該基準(zhǔn)源的PSRR仍然有-62 dB。圖4(f)給出了該電壓基準(zhǔn)源的啟動(dòng)波形。由于極低的工作電流及較大的負(fù)載電容，該電壓基準(zhǔn)源的啟動(dòng)時(shí)間較長(zhǎng)，達(dá)到了51 ms。圖4(g) 給出了該電壓基準(zhǔn)源的噪聲譜密度特性。0.1 Hz到10 Hz范圍內(nèi)，等效輸出噪聲為10.1 μV；1 Hz處的噪聲密度為4.5 μV/√Hz。圖5(h)～(i)分別給出了本設(shè)計(jì)的電壓基準(zhǔn)源的基準(zhǔn)電壓及溫度系數(shù)的500次蒙特卡洛仿真結(jié)果?；鶞?zhǔn)電壓的平均值為482.9 mV，溫度系數(shù)的平均值為39.2 ppm/℃。

    表1給出了本設(shè)計(jì)的5M電壓基準(zhǔn)源與文獻(xiàn)中的皮安級(jí)電壓基準(zhǔn)源的性能對(duì)比。與文獻(xiàn)[7-8，10]相比，在實(shí)現(xiàn)了同等數(shù)量級(jí)的溫度系數(shù)、電流消耗、版圖面積基礎(chǔ)上，本設(shè)計(jì)的電壓基準(zhǔn)源的線性調(diào)整率至少提高了98.9%，低頻PSRR(100 Hz處）至少提升了-14 dB。與文獻(xiàn)[9]相比，線性調(diào)整率提升了99.8%，低頻PSRR(0.01 Hz處)至少提升了-28 dB，雖然在100 Hz處PSRR略低了2 dB。由表1可以看出，本設(shè)計(jì)的5M電壓基準(zhǔn)源在消耗皮安級(jí)電流基礎(chǔ)上，實(shí)現(xiàn)了超高性能的線性調(diào)整率及PSRR，同時(shí)獲得了較低的溫度系數(shù)并消耗了較小的版圖面積。

4 結(jié)論

    本文在傳統(tǒng)的雙MOS管電壓基準(zhǔn)源基礎(chǔ)上，基于0.18 μm CMOS工藝，設(shè)計(jì)了一種新型的自穩(wěn)壓五MOS管電壓基準(zhǔn)源。Spectre仿真結(jié)果顯示，0 ℃~120 ℃范圍內(nèi)，該自穩(wěn)壓五MOS管電壓基準(zhǔn)源的平均溫度系數(shù)為39.2 ppm/℃；電源電壓1.0 V~2.0 V范圍內(nèi)，該電壓基準(zhǔn)源的線性調(diào)整率為33.4 ppm/V；負(fù)載電容3 pF情況下，該電壓基準(zhǔn)的PSRR性能為-92 dB@0.01 Hz及-62 dB@100 Hz。另外，在該0.18 μm CMOS工藝下，該電壓基準(zhǔn)的電流消耗僅為59 pA@27 ℃，版圖面積僅為5 400 μm²。與文獻(xiàn)中的設(shè)計(jì)相比較，本設(shè)計(jì)的皮安級(jí)電壓基準(zhǔn)源可以應(yīng)用于高電源噪聲的物聯(lián)網(wǎng)芯片設(shè)計(jì)中。

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作者信息:

周  爽1，陳新偉2

(1.黔東南民族職業(yè)技術(shù)學(xué)院 物聯(lián)網(wǎng)技術(shù)系，貴州 凱里556000；

2.福建省信息處理與智能控制重點(diǎn)實(shí)驗(yàn)室 福州市機(jī)器人技術(shù)應(yīng)用聯(lián)合實(shí)驗(yàn)室，福建 福州350108)