服務(wù)器和系統(tǒng)設(shè)計(jì)人員正摩拳擦掌地為其新一代設(shè)計(jì)做準(zhǔn)備，即將從第四代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(DDR4)過(guò)渡到第五代的DDR5服務(wù)器雙列直插內(nèi)存模塊(DIMM)緩沖芯片組。其中最重要的考慮涉及一些重大的規(guī)格變化。預(yù)計(jì)設(shè)計(jì)人員將專(zhuān)注于推動(dòng)服務(wù)器設(shè)計(jì)進(jìn)展的六項(xiàng)重大轉(zhuǎn)變(見(jiàn)表1)。

　　表1：DDR5的主要變化（來(lái)源：Rambus）

　　這些變革包括數(shù)據(jù)與時(shí)鐘速率、VDD (即組件內(nèi)部工作電壓)、電源架構(gòu)、信道架構(gòu)、突波長(zhǎng)度以及改善對(duì)于更高容量DRAM的支持。這些新的變化也帶來(lái)了特殊的設(shè)計(jì)考慮。

　　主要的變化

　　DDR4緩沖芯片的最高數(shù)據(jù)速率為每秒3,200兆次傳輸(MT/s)，時(shí)鐘速率為1.6GHz。DDR5則從低階的3,200MT/s速度開(kāi)始，并迅速達(dá)到6400 MT/s的數(shù)據(jù)速率和3.2GHz的時(shí)鐘速率，甚至還在討論超越此規(guī)格的更快傳輸速度。因此，速度顯著提高，隨之而來(lái)的就是設(shè)計(jì)挑戰(zhàn)。

　　VDD或工作電壓是服務(wù)器和系統(tǒng)設(shè)計(jì)人員將會(huì)面對(duì)的第二項(xiàng)重大變化。在此，DRAM和緩沖芯片暫存頻率驅(qū)動(dòng)器(RCD)將從1.2V降低到1.1V。這將有助于節(jié)省功耗。然而，它也會(huì)對(duì)DIMM的設(shè)計(jì)帶來(lái)一些挑戰(zhàn)。

　　因?yàn)閂DD較低，所以還必須關(guān)注于噪聲抗干擾度以及VDD噪聲。信號(hào)容限將會(huì)變得更小，因?yàn)槟F(xiàn)在使用的是1.1V供電而非1.2V；因此，您必須具有良好的DIMM設(shè)計(jì)以及辨識(shí)信號(hào)噪聲的能力。

　　電源架構(gòu)是第三項(xiàng)主要的變化。在DIMM上面將配置一個(gè)12V的電源管理IC (PMIC)，能夠更有效地控制系統(tǒng)的電源負(fù)載。將PMIC供電電壓降至1.1V，也有助于提高信號(hào)完整性以及發(fā)現(xiàn)噪聲，因?yàn)槟梢栽贒IMM更有效地控制電源。

　　新的DIMM通道架構(gòu)可能是DDR5的主要功能之一，這就是第四項(xiàng)主要變化。DDR4緩沖芯片DIMM具有72位總線，由64個(gè)數(shù)據(jù)位和8個(gè)ECC字節(jié)成。DDR5的每個(gè)DIMM都將會(huì)有2個(gè)通道，但每個(gè)都是32位加上8個(gè)ECC位，成為2個(gè)40位的信道，這和DDR4支持1個(gè)72位信道的設(shè)計(jì)也不相同。

　　但這將有助于高效率。它還使得DIMM設(shè)計(jì)更加對(duì)稱(chēng)，因?yàn)閬?lái)自每通道的DIMM左側(cè)和右側(cè)共享RCD?，F(xiàn)在，服務(wù)器和系統(tǒng)設(shè)計(jì)人員在RCD每一側(cè)的每個(gè)通道上都有5個(gè)8位信道。因此，現(xiàn)在有了2個(gè)DIMM通道但只有一個(gè)RCD，而且一共有兩組輸出，分別位于A側(cè)和B側(cè)。

　　這種新的信道架構(gòu)添加了其他功能以提升效能。在DDR4中，DIMM的每一側(cè)都有 2個(gè)來(lái)自RCD的輸出頻率；而在DDR5，每一側(cè)都將會(huì)有4個(gè)輸出頻率。這為每個(gè)通道提供了一個(gè)獨(dú)立的頻率，有助于提高頻率信號(hào)的信號(hào)完整性。

　　第五個(gè)主要變化是突波長(zhǎng)度。DDR4的突波長(zhǎng)度為8，突波斬波長(zhǎng)度為4。至于DDR5，其突波長(zhǎng)度和突波斬波都將再進(jìn)一步擴(kuò)展以增加突發(fā)有效載荷，即使使用更窄的信道(32位vs 64位)。因?yàn)槊總€(gè)DIMM將會(huì)有2個(gè)通道具有相同或更大的突波有效負(fù)載，因而將提高內(nèi)存效率。

　　DDR5的第六個(gè)變化在于改善對(duì)更高容量DRAM的支持。使用DDR5緩沖芯片DIMM，服務(wù)器或系統(tǒng)設(shè)計(jì)人員可以在單芯片封裝中使用高達(dá)32Gb的DRAM。 DDR4目前在單芯片封裝中的最大輸出功率為16Gb。DDR5將可支持芯片上錯(cuò)誤正碼(ECC)、錯(cuò)誤透明模式、封裝后修復(fù)以及讀寫(xiě)循環(huán)冗余校驗(yàn)(CRC)模式等功能，以支持更高容量的DRAM。

　　需要考慮的要點(diǎn)

　　這些新的變化帶來(lái)了因應(yīng)DDR5更高頻率速度的一些設(shè)計(jì)考慮，因而也引發(fā)了新一輪的信號(hào)完整性挑戰(zhàn)。您需要確保主板和DIMM能夠因應(yīng)更高的信號(hào)速度。此外，在執(zhí)行系統(tǒng)級(jí)仿真時(shí)，還必須確定能夠確保在所有DRAM位置的信號(hào)完整性。

　　好消息是DDR5緩沖芯片改善了從主機(jī)內(nèi)存控制器發(fā)送命令和地址信號(hào)到DIMM的信號(hào)完整性。如圖1所示，發(fā)送到2個(gè)信道中每個(gè)信道的命令地址(CA)總線都轉(zhuǎn)到RCD，然后扇出到DIMM的兩側(cè)。RCD有效地減少了主機(jī)內(nèi)存控制器的CA總線負(fù)載。

　　圖1：2個(gè)信道中每信道的CA總線轉(zhuǎn)到RCD，然后扇出到DIMM的兩側(cè) （來(lái)源：Rambus）

　　針對(duì)DDR4設(shè)計(jì)，由于較少注意低速CA總線，使其主要的信號(hào)完整性挑戰(zhàn)在于雙數(shù)據(jù)速率DQ總線。至于DDR5設(shè)計(jì)，即使CA總線也需要特別注意信號(hào)完整性。在DDR4，考慮使用決策反饋等化(DFE)作用來(lái)改善DQ數(shù)據(jù)信道。但對(duì)于DDR5，RCD的CA總線接收器也需要DFE選項(xiàng)，以確保良好的信號(hào)接收。

　　主板上的電力傳輸網(wǎng)絡(luò)(PDN)則是另一項(xiàng)考慮因素，它包括帶有PMIC的DIMM?？紤]到更高的頻率和數(shù)據(jù)速率，您必須確定PDN能夠以更高速度處理執(zhí)行負(fù)載、具有良好的信號(hào)完整性，而且能為DIMM提供理想的電源。

　　從主板到DIMM的DIMM連接器還必須能夠處理新的頻率和數(shù)據(jù)速率。對(duì)于系統(tǒng)設(shè)計(jì)人員而言，在印刷電路板(PCB)周?chē)母哳l率速度和數(shù)據(jù)速率，更加重視電磁干擾和兼容性(EMI和EMC)的系統(tǒng)設(shè)計(jì)。隨著速度提高致使布局更具挑戰(zhàn)性，您必須確定可以設(shè)計(jì)最終能通過(guò)標(biāo)準(zhǔn)要求。