《電子技術應用》
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GaAs基雙相壓控衰減器MMIC設計
2019年電子技術應用第4期
原怡菲,張 博
西安郵電大學 電子工程學院,陜西 西安710121
摘要: 基于0.25 μm砷化鎵贗配高電子遷移率晶體管工藝,設計一款工作在13~16 GHz的雙相壓控衰減器。電路采用平衡式結構,以獲得小的輸入、輸出回波損耗;衰減器部分采用T型衰減結構和π型衰減結構級聯(lián)的方式;并聯(lián)支路采用多柵開關管串聯(lián)的形式,減小寄生,提高線性度。仿真結果表明,所設計的壓控衰減器在工作頻帶(13~16 GHz)內(nèi),輸入、輸出回波損耗小于-14 dB,插入損耗為-12.5 dB,衰減范圍達到20 dB以上,輸入1 dB壓縮點大于30 dBm,芯片尺寸為1.8 mm×1.2 mm。
中圖分類號: TN715
文獻標識碼: A
DOI:10.16157/j.issn.0258-7998.182447
中文引用格式: 原怡菲,張博. GaAs基雙相壓控衰減器MMIC設計[J].電子技術應用,2019,45(4):45-47,51.
英文引用格式: Yuan Yifei,Zhang Bo. The MMIC design of GaAs bi-phase voltage variable attenuator[J]. Application of Electronic Technique,2019,45(4):45-47,51.
The MMIC design of GaAs bi-phase voltage variable attenuator
Yuan Yifei,Zhang Bo
School of Electronic Engineering,Xi′an University of Posts and Telecommunications,Xi′an 710121,China
Abstract: A 13~16 GHz bi-phase voltage variable attenuator(VVA) based on 0.25 μm gallium arsenide pseudomorphic high electron mobility transistors(GaAs pHEMT) process is presented. Balanced structure that adopt in this circuit provides less input output return loss. A cascade of T-attenuator and Pi-attenuator topologies are adopt in attenuator part. Parasitic reduce and linearity enhancement are achieved by using stacked double-gate switch transistor structure in shunt arms of T-attenuator and Pi-attenuator topologies. Simulated results show that in the range of 13-16 GHz, the input output return loss is less than -14 dB, the insertion loss is 12.5 dB, and the dynamic range is more than 20 dB, the input 1-dB power compression point(P1dB) is over 30 dBm while the chip area is 1.8 mm×1.2 mm.
Key words : voltage variable attenuator;large attenuation range;gallium arsenide;pseudomorphic high electron mobility transistors

0 引言

    壓控衰減器是一種通過控制直流偏置調(diào)整輸入、輸出端口之間信號幅度的雙端口網(wǎng)絡,廣泛應用于射頻、微波系統(tǒng)中。其用途包括:LNA(Low Noise Amplifier)或PA(Power Amplifier)之后的增益控制、幅度調(diào)制器、振蕩器中的幅度穩(wěn)定電路、自動增益控制系統(tǒng)等[1-5]

    隨著電路工作頻率的提高,GaAs pHEMT管芯的寄生效應嚴重影響了壓控衰減器的電路工作性能。目前,已有多種方法對其進行改進。文獻[2]采用三柵MESFETs減小寄生,提高功率容量。文獻[3]在π型衰減結構的技術上,采用帶通濾波器技術以消除FET的寄生影響。文獻[4]采用π型衰減結構和T型衰減結構級聯(lián)的拓撲形式,擴大衰減范圍,并聯(lián)支路采用堆疊結構,提高線性度。文獻[5]采用分布式結構以拓展帶寬,采用堆疊結構以提高線性度。

    本文設計了一款工作在Ku波段的雙相壓控衰減器。通過采用平衡式衰減器結構,供電電壓采用互補形式,實現(xiàn)電路衰減值的雙相調(diào)節(jié)。衰減部分采用T型衰減器和π型衰減器級聯(lián)拓撲,擴大衰減范圍。并聯(lián)支路采用堆疊結構,提高電路的線性度。

1 壓控衰減器基本原理

1.1 GaAs pHEMT等效模型

    GaAs pHEMT管芯是單片集成電路設計的基礎和核心,理解和掌握管芯的電特性機理和模型特點,對單片集成電路設計十分重要。在壓控衰減器中,pHEMT管芯作為受柵壓控制的可變電阻,實現(xiàn)電路的可變衰減。

    當VDS<<2(VGS-Vth)時,pHEMT管工作在深三極管區(qū),等效電路是R0和C0并聯(lián),如圖1所示。R0和C0的值取決于管芯子尺寸,且隨柵壓的變化而變化[5]。在深三極管區(qū),漏極電流ID是VDS的線性函數(shù),源漏之間的溝道可以用一個線性電阻R0表示,其阻值如式(1)[6]

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1.2 壓控衰減器電路拓撲

    基本的衰減器拓撲有5種,即T型、π型、橋T型、反射式、平衡式。其工作原理是通過控制pHEMT管柵壓來控制整個電路的等效電阻,從而改變衰減量。

    T型衰減器結構簡單,面積小,但兩端的輸入、輸出回波損耗大;π型衰減器結構衰減范圍大,端口匹配好;橋T型衰減器是T型結構的一種衍生結構,易匹配[7];反射式衰減器結構輸入、輸出回波損耗小,但受管芯寄生參數(shù)的影響,衰減范圍有限,且性能不好;平衡式衰減器結構采用互補電壓控制,可以消除最大衰減處的紋波,擴大衰減范圍[8]。

2 電路設計

    本文設計的雙相壓控衰減器采用平衡結構。其中,3 dB正交耦合器采用Lange耦合器實現(xiàn),衰減部分采用T型衰減器和π型衰減器級聯(lián)拓撲。

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    T型π型級聯(lián)衰減結構如圖3所示??刂齐妷篤G1和VG2的電壓變化范圍為-1.5 V~+1.5 V。引入R1、R2、R3、R4、R5、R6可以減小最大衰減對控制電壓的敏感度[10]。并聯(lián)支路使用雙柵pHEMT管,等效為兩個尺寸相同的單柵pHEMT管串聯(lián),但電路更為緊湊、寄生小[11]。并聯(lián)支路使用兩個雙柵pHEMT管串聯(lián),可以提升整個電路的功率容量[5]

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3 版圖設計與電磁仿真結果

3.1 版圖設計

    在電路版圖設計過程中,為了減小芯片面積,降低成本,在滿足電路性能和設計規(guī)則的前提下,對Lange耦合器進行彎折,使整體電路布局合理。圖4為雙相壓控衰減器版圖。芯片尺寸為1.8 mm×1.2 mm。

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3.2 電磁仿真結果

    本設計采用0.25 μm GaAs pHEMT工藝,版圖電磁(Electromagnetic simulation EM)仿真基于ADS2013仿真軟件平臺的Momentum仿真工具進行仿真。

    圖5給出了各個控制電壓下電路插入損耗隨頻率的變化曲線。從圖5中可以看出,最小插損為-12.5 dB,整個工作頻帶內(nèi)衰減平坦度為±0.1 dB;最大衰減為-31.5 dB,整個工作頻帶內(nèi)衰減平坦度為±0.9 dB;衰減范圍達到20 dB以上。

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    圖6給出了電路在13 GHz處傳輸系數(shù)S21的幅度和相位隨控制電壓的變化曲線。從圖6中可以看出,當-1.5<VG1<0時,S21>0;當0<VG1<1.5時,S21<0,可以實現(xiàn)雙相衰減。

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    圖7仿真條件是在13 GHz處,插入損耗為-12 dB時的仿真結果,Pout曲線為射頻輸出端口的輸出功率曲線,Line線為輔助線。隨著輸入功率的增大,輸出功率增大,當輸入功率為30.5 dBm時,插損增大1 dB,則本設計的1 dB壓縮點最大為30.5 dBm。

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4 結論

    本文應用0.25 μm GaAs pHEMT工藝設計了一款13~16 GHz頻帶的雙相壓控衰減器。由版圖仿真結果可知,輸入、輸出回波損耗小,插入損耗為-12.5 dB,衰減范圍達到20 dB以上,輸入1 dB壓縮點大于30 dBm,功率容量大,線性度好。本文設計可為國產(chǎn)化雙相壓控衰減器芯片設計提供參考。

參考文獻

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作者信息:

原怡菲,張  博

(西安郵電大學 電子工程學院,陜西 西安

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