從整個(gè)系統(tǒng)層面來(lái)看，如何把環(huán)環(huán)相扣的芯片供應(yīng)鏈整合到一起，才是未來(lái)發(fā)展的重心，封測(cè)業(yè)將扮演重要的角色。有了先進(jìn)封裝技術(shù)，半導(dǎo)體世界將會(huì)是另一番情形?，F(xiàn)在需要讓沉寂了三十年的封裝技術(shù)成長(zhǎng)起來(lái)。
隨著芯片與電子產(chǎn)品中高性能、小尺寸、高可靠性以及超低功耗的要求越來(lái)越高，促使先進(jìn)封裝技術(shù)不斷突破發(fā)展，同時(shí)在人工智能、自動(dòng)駕駛、5G網(wǎng)絡(luò)、物聯(lián)網(wǎng)等新興產(chǎn)業(yè)的加持下，使得三維（3D）集成先進(jìn)封裝的需求越來(lái)越強(qiáng)烈。
本文嘗試去探討一下三維晶圓級(jí)先進(jìn)封裝的創(chuàng)新發(fā)展歷程。歡迎指正。
1、先進(jìn)封裝發(fā)展背景
隨著集成電路應(yīng)用多元化，智能手機(jī)、物聯(lián)網(wǎng)、汽車(chē)電子、高性能計(jì)算、5G、人工智能等新興領(lǐng)域?qū)ο冗M(jìn)封裝提出更高要求，封裝技術(shù)發(fā)展迅速，創(chuàng)新技術(shù)不斷出現(xiàn)。
封裝技術(shù)伴隨集成電路發(fā)明應(yīng)運(yùn)而生，開(kāi)始僅僅是起到支撐作用主要解決電源分配，信號(hào)分配，散熱和保護(hù)的功能。集成電路技術(shù)按照摩爾定律飛速發(fā)展，封裝技術(shù)突飛猛進(jìn)。特別是進(jìn)入2010年后，晶圓級(jí)封裝（WLP，Wafer Level Package）、硅通孔技術(shù)（TSV，Through Silicon Via）、2.5D Interposer、3D IC、Fan-Out 等技術(shù)的產(chǎn)業(yè)化，極大提升了先進(jìn)封裝技術(shù)水平。從線寬互連能力上看，過(guò)去50年，封裝技術(shù)從1000μm提高到1μm，甚至亞微米，提高了1000倍。
圖1 主要封裝技術(shù)發(fā)展
當(dāng)前，隨著摩爾定律趨緩，封裝技術(shù)成為電子產(chǎn)品小型化、多功能化、降低功耗，提高帶寬的重要手段。先進(jìn)封裝向著系統(tǒng)集成、高速、高頻、三維方向發(fā)展。
圖2展示了當(dāng)前主流的先進(jìn)封裝技術(shù)平臺(tái)，包括Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer等7個(gè)重要技術(shù)。其中絕大部分和晶圓級(jí)封裝技術(shù)相關(guān)。支撐這些平臺(tái)技術(shù)的主要工藝包括微凸點(diǎn)、再布線、植球、C2W、W2W、拆鍵合、TSV工藝等。先進(jìn)封裝技術(shù)本身不斷創(chuàng)新發(fā)展，以應(yīng)對(duì)更加復(fù)雜的三維集成需求。當(dāng)前，高密度TSV技術(shù)/Fan-Out扇出技術(shù)由于其靈活、高密度、適于系統(tǒng)集成，而成為目前先進(jìn)封裝的核心技術(shù)。
圖2 先進(jìn)封裝技術(shù)平臺(tái)與工藝
2、晶圓級(jí)三維封裝技術(shù)發(fā)展
2.1 2.5D/3D IC技術(shù)
為解決有機(jī)基板布線密度不足的問(wèn)題，帶有TSV垂直互連通孔和高密度金屬布線的硅基板應(yīng)運(yùn)而生，這種帶有TSV的硅基無(wú)源平臺(tái)被稱作TSV轉(zhuǎn)接板（Interposer），應(yīng)用TSV轉(zhuǎn)接板的封裝結(jié)構(gòu)稱為2.5D Interposer。在2.5D Interposer封裝中，若干個(gè)芯片并排排列在Interposer上，通過(guò)Interposer上的TSV結(jié)構(gòu)、再分布層（Redistribution Layer，RDL）、微凸點(diǎn)（Bump）等，實(shí)現(xiàn)芯片與芯片、芯片與封裝基板間更高密度的互連。
超細(xì)線條布線interposer針對(duì)FPGA、CPU等高性能應(yīng)用。其特征是正面有多層細(xì)節(jié)距再布線層，細(xì)節(jié)距微凸點(diǎn)，主流TSV深寬比達(dá)到10:1，厚度約為100μm。臺(tái)積電2010年開(kāi)展2.5D TSV轉(zhuǎn)接板，即CoWoS技術(shù)研發(fā)，采用65納米工藝線，線寬可以達(dá)到0.25μm，實(shí)現(xiàn)4層布線，為FPGA、GPU等高性能產(chǎn)品的集成提供解決方案。
賽靈思（Xilinx）型號(hào)為“Virtex-7 2000T FPGA”的產(chǎn)品是最具代表性的產(chǎn)品之一。如圖3所示，基于2.5D轉(zhuǎn)接板技術(shù)的Virtex-7 2000T FPGA產(chǎn)品將四個(gè)不同的28nm工藝的FPGA芯片，現(xiàn)了在無(wú)源硅中介層上并排互聯(lián)，同時(shí)結(jié)合微凸塊工藝以及TSV技術(shù)，構(gòu)建了比其他同類型組件容量多出兩倍且相當(dāng)于容量達(dá)2000萬(wàn)門(mén)ASIC的可編程邏輯器件，實(shí)現(xiàn)了單顆28nm FPGA邏輯容量，超越了摩爾定律限制。賽靈思借助臺(tái)積電（TSMC）的2.5D-TSV轉(zhuǎn)接板技術(shù)平臺(tái)在2011年開(kāi)始小批量供貨。
圖3 (a)賽靈思Virtex-7 2000T FPGA結(jié)構(gòu)示意圖
圖3 (b)賽靈思Virtex-7 2000T FPGA掃描電鏡切片截面圖
（圖片來(lái)源：B. Banijamali et al., ECTC 2011, pp 285）
TSV技術(shù)在解決存儲(chǔ)器容量和帶寬方面具有決定性作用，通過(guò)高密度TSV技術(shù)垂直互連方式，將多個(gè)芯片堆疊起來(lái)，提升存儲(chǔ)器容量和性能。三星電子（SAMSUNG）在2010年的4xnm 8GB內(nèi)存上就首次使用了TSV，2011年又完成了3xnm 32GB。2014年三星電子采用先進(jìn)的2xnm工藝，利用TSV打造的DDR4內(nèi)存條，單條容量高達(dá)64GB。2015年三星電子將這一容量翻了一番，開(kāi)始量產(chǎn)128GB TSV DDR4內(nèi)存條。新內(nèi)存依然是面向企業(yè)級(jí)服務(wù)器市場(chǎng)的RDIMM類型內(nèi)存，使用了多達(dá)144顆DDR4內(nèi)芯片，每一顆容量8Gb(1GB)，每四顆芯片利用TSV技術(shù)和微凸點(diǎn)緊密封裝在一起，總計(jì)36個(gè)組，分布在內(nèi)存條兩側(cè)。
TSV技術(shù)在存儲(chǔ)區(qū)領(lǐng)域另一個(gè)引人矚目的應(yīng)用是高帶寬存儲(chǔ)器（High Bandwidth Memory，HBM）。HBM是一種基于3D堆疊工藝的高性能DRAM，其實(shí)就是將很多個(gè)DDR芯片堆疊在一起后和GPU封裝在一起，實(shí)現(xiàn)大容量，高位寬的DDR組合陣列。HBM堆疊沒(méi)有以物理方式與CPU或GPU集成，而是通過(guò)細(xì)節(jié)距高密度TSV轉(zhuǎn)接板互連，目前這種TSV轉(zhuǎn)接板只有臺(tái)積電(CoWoS)等少數(shù)制造企業(yè)能夠制造。HBM具備的特性幾乎和芯片集成的RAM一樣，因此，具有更高速，更高帶寬。適用于高存儲(chǔ)器帶寬需求的應(yīng)用場(chǎng)合。首個(gè)使用HBM的設(shè)備是AMD Radeon Fury系列顯示核心。2013年10月HBM成為了JEDEC通過(guò)的工業(yè)標(biāo)準(zhǔn)，第二代HBM——HBM2，也于2016年1月成為工業(yè)標(biāo)準(zhǔn)，英偉達(dá)（NVIDIA）在該年發(fā)表的新款旗艦型Tesla運(yùn)算加速卡——Tesla P100、AMD的Radeon RX Vega系列、英特爾（Intel）的Knight Landing也采用了HBM2。
AMD的Radeon Vega GPU中使用的HBM2，由8個(gè)8Gb 芯片和一個(gè)邏輯芯片通過(guò)TSV和微凸點(diǎn)垂直互連， 每個(gè)芯片內(nèi)包含5000個(gè)TSV，在一個(gè)HBM2中，超過(guò)40000個(gè)TSV通孔。
圖4 AMD Radeon Vega GPU & HBM2 集成
圖5總結(jié)了近幾年高性能3D TSV產(chǎn)品路線圖，可以看到越來(lái)越多的CPU、GPU、存儲(chǔ)器開(kāi)始應(yīng)用TSV技術(shù)。一方面是TSV技術(shù)不斷成熟，另一方面，和高性能計(jì)算、人工智能的巨大需求牽引分不開(kāi)。
圖5 高性能3D TSV產(chǎn)品路線圖
2.2先進(jìn)晶圓扇出技術(shù)
英飛凌（Infineon）于2004年提出晶圓級(jí)扇出eWLB（Embedded Wafer Level BGA）技術(shù)。如圖6所示，通過(guò)芯片埋入到模塑料重構(gòu)圓片，把I/0從芯片表面扇出到芯片和模塑料重構(gòu)表面，以滿足BGA焊球節(jié)距要求。因此，對(duì)比WLP扇入封裝，扇出封裝對(duì)于芯片I/O數(shù)目，封裝尺寸沒(méi)有限制，可以進(jìn)行多芯片的系統(tǒng)封裝。進(jìn)一步地，晶圓級(jí)扇出技術(shù)取消了基板和凸點(diǎn)，不需倒裝工藝，具有更薄的封裝尺寸、優(yōu)異的電性能、易于多芯片系統(tǒng)集成等優(yōu)點(diǎn)。英飛凌的eWLB技術(shù)授權(quán)給日月光（ASE）、星科金朋（STATS ChipPACK，后被長(zhǎng)電科技收購(gòu)）、 Nanium（后被Amkore）收購(gòu)。飛思卡爾（Freescale）幾乎與英飛凌同時(shí)提出了類似概念，被稱為RCP技術(shù)，2010年授權(quán)給Nepes。
圖6 扇出封裝三維結(jié)構(gòu)示意圖
圖7是標(biāo)準(zhǔn)eWLB的工藝流程。主要包括了載板上貼膜、芯片-圓片上芯、圓片塑封、解鍵合、芯片和模塑料扇出表面鈍化、光刻、RDL、UBM、BGA、打標(biāo)、劃片等工藝。
圖7 典型eWLB封裝流程
應(yīng)用模塑料扇出的eWLB封裝技術(shù)最主要的難點(diǎn)是由于CTE不匹配帶來(lái)的翹曲問(wèn)題，這導(dǎo)致對(duì)準(zhǔn)精度差、圓片拿持困難。另外芯片在貼片和塑封過(guò)程中以及塑封后翹曲導(dǎo)致的位置偏移，對(duì)于高密度多芯片互連是一個(gè)巨大挑戰(zhàn)。
隨著FOWLP工藝技術(shù)逐漸成熟，成本不斷降低，同時(shí)加上芯片工藝的不斷提升，F(xiàn)OWLP將出現(xiàn)爆發(fā)性增長(zhǎng)。為節(jié)距傳統(tǒng)AP處理器PoP封裝的厚度，提高電性能，在FOWLP技術(shù)基礎(chǔ)上，進(jìn)一步開(kāi)發(fā)了在模塑料上制作通孔互連的三維FOWLP堆疊技術(shù)。代表性的是臺(tái)積電研發(fā)的InFO技術(shù)，為蘋(píng)果（Apple）的A10處理器提供封裝服務(wù)，帶動(dòng)了整個(gè)業(yè)界研發(fā)三維FOWLP堆疊技術(shù)的熱潮。目前在蘋(píng)果iPhone7中，有7顆芯片采用FOWLP封裝。據(jù)Yole預(yù)計(jì)，2020年，整個(gè)市場(chǎng)將達(dá)到25億美金。
圖8展示了臺(tái)積電InFO技術(shù)，通過(guò)將芯片埋入模塑料，以銅柱實(shí)現(xiàn)三維封裝互連。InFO技術(shù)為蘋(píng)果A10、A11、A12處理器和存儲(chǔ)器的PoP封裝提供了新的封裝方案，拓展了WL-FO的應(yīng)用，讓Fan-Out技術(shù)成為行業(yè)熱點(diǎn)。
圖8 (a)臺(tái)積電InFO技術(shù)示意圖
（圖片來(lái)源：C. F. Tseng et al., ECTC 2016, pp 1）
圖8 (b) 蘋(píng)果A11處理器InFO封裝切片圖
A11處理器尺寸10mm×8.7mm, 比A10處理器小30%以上，塑封后表面3層布線，線寬8μm，密度并不高，主要原因還是重構(gòu)模塑料圓片表面布線良率和可靠性問(wèn)題。A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790μm。臺(tái)積電InFO技術(shù)的成功得益于強(qiáng)大的研發(fā)能力和商業(yè)合作模式。推出InFO技術(shù)，是為了提供AP制造和封裝整體解決方案，即使在最初良率很低的情況下，臺(tái)積電也能持續(xù)進(jìn)行良率提升，這對(duì)封測(cè)廠來(lái)說(shuō)是不可能的。
InFO技術(shù)的巨大成功推動(dòng)制造業(yè)、封測(cè)業(yè)以及基板企業(yè)投入了大量人力物力開(kāi)展三維扇出技術(shù)的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要2.5D TSV轉(zhuǎn)接板封裝可以通過(guò)三維扇出來(lái)完成，解決了TSV轉(zhuǎn)接板成本太高，工藝太復(fù)雜的問(wèn)題。安靠科技（Amkor）推出了SLIM和3D SWITT以及兩種技術(shù)（圖9）。SLIM利用前道代工，在硅片表面的無(wú)機(jī)介質(zhì)層上制作1μm，甚至亞微米金屬布線，再用有機(jī)介質(zhì)層制作金屬布線，通過(guò)倒裝互連、芯片塑封后，刻蝕去掉硅片，再制作BGA，完成三維集成。SWITT特點(diǎn)是在Carrier基板上制作多層布線，與芯片通過(guò)微凸點(diǎn)倒裝，然后塑封，通過(guò)穿透模塑料的高銅柱實(shí)現(xiàn)三維垂直互連，進(jìn)一步地在背面再做一層布線，用于和上封裝體進(jìn)行高密度互連。
圖9 安靠SLIM和SWIFT扇出封裝三維結(jié)構(gòu)示意圖
長(zhǎng)電科技旗下子公司長(zhǎng)電先進(jìn)是國(guó)內(nèi)最早開(kāi)始扇出封裝技術(shù)（FO ECP）的研發(fā)，F(xiàn)O ECP采用芯片倒裝貼到臨時(shí)載板，塑封，塑封體背面再與硅片鍵合用來(lái)減小翹曲，解鍵合后，在芯片和模塑料重構(gòu)表面進(jìn)行布線和植球，最后塑封體背面的硅片減薄，硅片保留在封裝體上。
FO ECP技術(shù)高度兼容于現(xiàn)有的晶圓級(jí)封裝平臺(tái)，既可實(shí)現(xiàn)單顆芯片扇出，亦可實(shí)現(xiàn)多種芯片集成扇出。與WLCSP相比，可大幅節(jié)省芯片面積，最大可節(jié)省芯片面積20%以上，較BGA、QFN及SOP等封裝，F(xiàn)O ECP具有更小的封裝尺寸和更薄的封裝厚度。
長(zhǎng)電先進(jìn)在2015年著手FO ECP生產(chǎn)線建設(shè)，2016年成功量產(chǎn)，并持續(xù)導(dǎo)入新品。
圖10 FO ECP單芯片示意圖，芯片尺寸為0.55mmx0.47mm（圖片來(lái)源：長(zhǎng)電先進(jìn)）
圖11 FO ECP多芯片示意圖（圖片來(lái)源：長(zhǎng)電先進(jìn)）
圖12 (a)單顆FO ECP俯視圖（圖片來(lái)源：長(zhǎng)電先進(jìn)）
圖12 (b)兩顆FO ECP俯視圖（圖片來(lái)源：長(zhǎng)電先進(jìn)）
FO ECP技術(shù)具有以下優(yōu)勢(shì)：
1）多功能ECP平臺(tái)，可實(shí)現(xiàn)高級(jí)系統(tǒng)級(jí)集成；
2）靈活地集成來(lái)自不同工藝，制造源和硅晶圓節(jié)點(diǎn)的芯片，以增強(qiáng)功能；
3）出色的機(jī)械、電氣和熱性能；
4）可以適應(yīng)新的半導(dǎo)體先進(jìn)制程節(jié)點(diǎn)應(yīng)用需求；
5）可用于Fan-in WLP和Fan-out WLP；
6）能夠克服圓片翹曲；
7）FO ECP有一個(gè)現(xiàn)在Die First FO不具備的優(yōu)點(diǎn)是：成功解決晶圓重構(gòu)中芯片偏移問(wèn)題，從而可適用于超小尺寸芯片（最小0.3mm*0.3mm）的FO和多芯片集成FO。
國(guó)內(nèi)另一封測(cè)企業(yè)華天科技2015年開(kāi)始扇出封裝技術(shù)開(kāi)發(fā)，與使用模塑料塑封不同，華天科技開(kāi)發(fā)了埋入硅基板扇出型封裝技術(shù)eSiFO?（embedded Silicon Fan-out）。如圖13所示，eSiFO?使用硅基板為載體，通過(guò)在硅基板上刻蝕凹槽，將芯片正面向上放置且固定于凹槽內(nèi)，芯片表面和硅圓片表面構(gòu)成了一個(gè)扇出面，在這個(gè)面上進(jìn)行多層布線，并制作引出端焊球，最后切割，分離、封裝。
圖13 華天科技eSiFO?示意圖
eSiFO?技術(shù)具有如下優(yōu)點(diǎn)：
1)可以實(shí)現(xiàn)多芯片系統(tǒng)集成SiP，易于實(shí)現(xiàn)芯片異質(zhì)集成
2)滿足超薄和超小芯片封裝要求，細(xì)節(jié)距焊盤(pán)芯片集成(<60μm)，埋入芯片的距離可小于30μm
3)與標(biāo)準(zhǔn)晶圓級(jí)封裝兼容性好
4)良好的散熱性和電性
5)可以在有源晶圓上集成
6)工藝簡(jiǎn)單，翹曲小，無(wú)塑封/臨時(shí)鍵合/拆鍵合
7)封裝靈活：WLP/BGA/LGA/QFP等
8)與TSV技術(shù)結(jié)合可實(shí)現(xiàn)高密度三維集成
基于eSiFO?技術(shù)的產(chǎn)品包括RF Transceivers、Controller、Sensors、4G射頻前端、毫米波芯片，F(xiàn)PGA等等。圖14展示了兩個(gè)芯片集成的SiP封裝。特別的，這里兩個(gè)芯片同時(shí)置于一個(gè)異形腔體內(nèi)，芯片之間的距離只有幾十微米。這樣保證了芯片間高密度的互連。圖15展示了40GHz 扇出集成產(chǎn)品，電學(xué)測(cè)試完全滿足設(shè)計(jì)要求，產(chǎn)品已進(jìn)入量產(chǎn)。
圖14 兩顆芯片SiP集成（圖片來(lái)源：華天科技）
圖15 40GHz扇出集成（圖片來(lái)源：華天科技）
2.3晶圓級(jí)三維集成新趨勢(shì)
表1總結(jié)了目前幾種晶圓級(jí)三維封裝集成技術(shù)比較。TSV轉(zhuǎn)接板CoWoS技術(shù)在高性能集成領(lǐng)域優(yōu)勢(shì)明顯，只是成本過(guò)高，只適合高端產(chǎn)品。SLIM目的是取代TSV轉(zhuǎn)接板的一種無(wú)TSV封裝技術(shù)。與TSV轉(zhuǎn)接板相比，eWLB、InFO、SWIFT、ECP、eSiFO都具有成本優(yōu)勢(shì)，實(shí)際上扇出封裝的整體市場(chǎng)還不大，除去InFO在AP上大規(guī)模應(yīng)用，缺乏規(guī)?；慨a(chǎn)應(yīng)用。需要解決的是良率、可靠性，以及具體產(chǎn)品應(yīng)用時(shí)，和傳統(tǒng)封裝的性價(jià)比情況。
表1 幾種三維晶圓級(jí)技術(shù)比較
最近，臺(tái)積電又提出了SoIC（System on Integrated Circuit）的概念。如圖16所示，該技術(shù)本質(zhì)上屬于3D IC技術(shù)范疇，主要采用為W2W、C2W混合鍵合技術(shù)，實(shí)現(xiàn)10μm以下I/O節(jié)距互連，減少寄生效應(yīng)，提高性能。芯片本身可以具有用于三位互連的TSV結(jié)構(gòu)，由于取消了凸點(diǎn)，集成堆疊的厚度更薄。該技術(shù)適于多種封裝形式，不同產(chǎn)品應(yīng)用。此技術(shù)不僅可以持續(xù)維持摩爾定律，也可望進(jìn)一步突破單一芯片運(yùn)行效能瓶頸。
圖16 臺(tái)積電SoIC技術(shù)示意圖
為了滿足多芯片超薄、超小、三維高密度系統(tǒng)集成需求，2019年3月20日，華天科技（昆山）電子有限公司在SEMICON China發(fā)布了埋入集成系統(tǒng)級(jí)芯片技術(shù)的概念（Embedded System in Chip，eSinC ?）。如圖17所示，eSinC?技術(shù)采用高精度硅刻蝕形成空腔，將不同芯片或器件埋入硅晶圓。通過(guò)高密度再布線將芯片互連，通過(guò)在扇出的硅片上制作via last TSV來(lái)實(shí)現(xiàn)垂直互連。通過(guò)微凸點(diǎn)/鍵合膠混合鍵合，通過(guò)C2W或者W2W方式實(shí)現(xiàn)芯片三維堆疊。與臺(tái)積SoIC技術(shù)相比，采用微凸點(diǎn)互連，節(jié)距在50μm以上。采用這種方案，芯片內(nèi)部不用制作TSV，降低工藝難度，節(jié)省芯片面積?；谏鲜鰞?yōu)異特性，eSinC?得到用戶的高度重視。該技術(shù)可實(shí)現(xiàn)不同功能、不同種類和不同尺寸的器件高密度集成，集成后的芯片還可以采用多種靈活的封裝方案。
圖17 eSinC ?示意圖（圖片來(lái)源：華天科技）
圖18展示了一個(gè)80μm芯片埋入到180μm硅基板，TSV直徑120μm，用來(lái)實(shí)現(xiàn)三維互連。
圖18 eSinC ?樣品（圖片來(lái)源：華天科技）
2019年3月19日，中芯長(zhǎng)電發(fā)布世界首個(gè)超寬頻雙極化的5G毫米波天線芯片晶圓級(jí)集成封裝SmartAiP?（Smart Antenna in Package）工藝技術(shù)，這是SmartAiP? 3D-SiP工藝平臺(tái)首次在具體市場(chǎng)領(lǐng)域得到應(yīng)用。SmartAiP?通過(guò)超高的垂直銅柱互連提供更強(qiáng)三維(3D)集成功能，加上成熟的多層雙面再布線(RDL)技術(shù)，結(jié)合晶圓級(jí)精準(zhǔn)的多層天線結(jié)構(gòu)、芯片倒裝及表面被動(dòng)組件，使得SmartAiP?實(shí)現(xiàn)了5G天線與射頻前端芯片模塊化和微型化的高度集成加工，具有集成度高、散熱性好、工藝簡(jiǎn)練的特點(diǎn)。
3、Foundry與OAST競(jìng)爭(zhēng)
先進(jìn)封裝技術(shù)越來(lái)越依賴于先進(jìn)制造工藝，越來(lái)越依賴于設(shè)計(jì)與制造企業(yè)之間的緊密合作，因此，具有前道工藝的代工廠或IDM企業(yè)在先進(jìn)封裝技術(shù)研發(fā)與產(chǎn)業(yè)化方面具有技術(shù)、人才和資源優(yōu)勢(shì)，利用前道技術(shù)的封裝技術(shù)逐漸顯現(xiàn)。
臺(tái)積電近年來(lái)成為封裝技術(shù)創(chuàng)新的引領(lǐng)者。從臺(tái)積的CoWoS到InFO，再到SoIC，實(shí)際上是一個(gè)2.5D、3D 封裝，到真正三維集成電路，即3D IC的過(guò)程，代表了技術(shù)產(chǎn)品封裝技術(shù)需求和發(fā)展趨勢(shì)。作為封測(cè)代工企業(yè)（OSAT），面臨前道企業(yè)在先進(jìn)封裝技術(shù)領(lǐng)域的競(jìng)爭(zhēng)，必須尋求對(duì)應(yīng)低成本高性能封裝技術(shù)，展開(kāi)差異化競(jìng)爭(zhēng)，才能在激烈的競(jìng)爭(zhēng)中不斷發(fā)展。
表二給出了臺(tái)積電（TSMC）與華天科技三維晶圓級(jí)技術(shù)比較，可以看到，在2.5D/3D IC領(lǐng)域，臺(tái)積電以via middle的CoWoS方案為高性能芯片，華天科技以的via last技術(shù)的3D WLCSP/3D IC為傳感器、傳感器與ASIC芯片提供三維集成方案。在三維扇出領(lǐng)域，臺(tái)積電InFO技術(shù)為AP三維集成提供解決方案，采用200μm直徑銅柱進(jìn)行三維互連。華天科技硅基扇出（eSiFO?）由于采用via last TSV，可以實(shí)現(xiàn)高密度三維互連，具有優(yōu)越性。埋入系統(tǒng)集成（eSinC?）技術(shù)的互連密度與SoIC相比差距較大，但工藝難度低、成本低?？傮w而言，封測(cè)企業(yè)與制造企業(yè)在2.5D/3D細(xì)節(jié)距互連方面有較大差距，需要進(jìn)一步加強(qiáng)相關(guān)技術(shù)研發(fā)。
表2 臺(tái)積電與華天三維晶圓級(jí)技術(shù)比較
4.總結(jié)
隨著集成電路應(yīng)用多元化，智能手機(jī)、物聯(lián)網(wǎng)、汽車(chē)電子、高性能計(jì)算、5G、人工智能等新興領(lǐng)域?qū)ο冗M(jìn)封裝提出更高要求，封裝技術(shù)發(fā)展迅速，創(chuàng)新特別活躍，競(jìng)爭(zhēng)特別激烈。先進(jìn)封裝向著系統(tǒng)集成、高速、高頻、三維、超細(xì)節(jié)距互連方向發(fā)展；晶圓級(jí)三維封裝成為多方爭(zhēng)奪焦點(diǎn)，臺(tái)積電成為封裝技術(shù)創(chuàng)新的引領(lǐng)，利用前道技術(shù)的前道封裝技術(shù)逐漸顯現(xiàn)。高密度TSV技術(shù)/FO扇出技術(shù)成為新時(shí)代先進(jìn)封裝的核心技術(shù)。技術(shù)本身不斷創(chuàng)新發(fā)展，以應(yīng)對(duì)更加復(fù)雜的三維集成需求。其中針對(duì)高性能CPU/GPU應(yīng)用，2.5D TSV轉(zhuǎn)接板作為平臺(tái)型技術(shù)日益重要。存儲(chǔ)器，特別是HBM產(chǎn)品，得益于TSV技術(shù)，帶寬得到大幅度提升。扇出型封裝由于適應(yīng)了多芯片三維系統(tǒng)集成需求，得到了快速發(fā)展。多種多樣的扇出技術(shù)不斷涌現(xiàn)，以滿足高性能、低成本要求。一些扇出技術(shù)的研發(fā)是為了取代2.5D高成本方案，但三維扇出的垂直互連密度不高。華天科技昆山提出的硅基扇出（eSiFO?）和埋入系統(tǒng)集成（eSinC?）技術(shù)、長(zhǎng)電科技/長(zhǎng)電先進(jìn)的FO ECP，為后摩爾時(shí)代高性能芯片集成封裝提供了新的解決方案，并以此和前道制造企業(yè)在先進(jìn)封裝領(lǐng)域展開(kāi)差異化的競(jìng)爭(zhēng)，提供低成本、高性能的解決方案。隨著新產(chǎn)品應(yīng)用的不斷豐富，新時(shí)期集成電路封裝產(chǎn)業(yè)技術(shù)將得到進(jìn)一步快速發(fā)展。