0 引言

    在以往的LDO設(shè)計(jì)中^[1-3]，運(yùn)放的偏置電路通常采用威爾遜(Wilson)電流鏡或者共源共柵電流鏡的結(jié)構(gòu)，運(yùn)放的電源直接由外部輸入電源來提供，如圖1所示。

    圖1所示的運(yùn)放偏置是在Wilson電流鏡的基礎(chǔ)上，利用了自舉偏置技術(shù)提供一個(gè)對電源不敏感的電流，如圖1虛線框電路所示。

    自偏置電流鏡的輸出電流可用式(1)來確定：

    自偏置Wilson電流鏡的PSR可用小信號(hào)模型求解^[4]，可表示為：

    一般情況下，輸出電流的PSR可以達(dá)到160 dB以上，所以I_b基本不隨電源電壓而變化。但是這種電路的缺點(diǎn)是采用外部輸入電源作為運(yùn)放的供電電源。為了獲得更高的性能、更低的功耗，在摩爾定律的驅(qū)動(dòng)下，晶體管的特征逐漸減小。當(dāng)晶體管尺寸為0.18 μm時(shí)，V_GS、V_GD、V_SB、V_DB等能承受的電壓分別只有1.8 V。然而在混合信號(hào)系統(tǒng)中，為了滿足不同模塊的正常工作，電源電壓不能太低，因?yàn)橐恍┠M模塊可能需要較大的電源電壓，比如傳感器前端信號(hào)處理電路。因此電路設(shè)計(jì)者在設(shè)計(jì)LDO以及DC-DC穩(wěn)壓器中的運(yùn)放時(shí)需要在高輸入電源電壓和晶體管尺寸之間做出權(quán)衡。為了解決這個(gè)矛盾，本文設(shè)計(jì)一個(gè)穩(wěn)壓電路，將外部電源電壓轉(zhuǎn)換為一個(gè)穩(wěn)定在1.8 V左右的電源作為LDO核心模塊的電源，使得LDO核心電路可以使用0.18 μm的小尺寸MOS管，顯著降低芯片面積。該電路利用改進(jìn)的Wilson自偏置電路以及電流負(fù)反饋技術(shù)來實(shí)現(xiàn)，如圖2所示。

    本文設(shè)計(jì)的穩(wěn)壓電路可以將3.5～6 V的外部輸入的高電源電壓轉(zhuǎn)換為1.8 V左右的電源電壓。這個(gè)穩(wěn)壓電路給LDO核心電路模塊的設(shè)計(jì)帶來了一定的便利。比如在設(shè)計(jì)LDO中的誤差放大器或帶隙基準(zhǔn)的運(yùn)放時(shí)，由于該穩(wěn)壓電路給運(yùn)放提供的電源和偏置基本不受外部電源變化的影響，運(yùn)放只需要在電源電壓為1.8 V時(shí)滿足設(shè)計(jì)指標(biāo)就可以，同時(shí)可以降低對運(yùn)放電源抑制比的要求。

1 穩(wěn)壓電路的工作原理

    本文提出的穩(wěn)壓電路可用圖3所示的電路來簡化分析，其中I_b由改進(jìn)的Wilson自偏置電流鏡產(chǎn)生。I_fb是通過電流負(fù)反饋來產(chǎn)生一個(gè)穩(wěn)定的電流。

    改進(jìn)的Wilson自偏置電流鏡的電路圖如圖2中虛線方框中的電路所示。其輸出電流I_b的求解與Wilson自偏置電流鏡輸出電流的求解相同，即用式(1)來表示。但是由于改進(jìn)的Wilson電流鏡采用了嵌套結(jié)構(gòu)，改進(jìn)后的Wilson電流鏡的輸出電流PSR是傳統(tǒng)Wilson電流鏡的g_mr_o倍?？梢哉J(rèn)為改進(jìn)的Wilson電流鏡的電流基本不隨電源電壓變化。Wilson的輸出電流一般作為運(yùn)放等電路的偏置電路。由于圖1中的電源電壓為外部高電源電壓，其偏置電壓為M3的柵極電壓V_G3，這個(gè)電壓會(huì)比較高。改進(jìn)的Wilson電流鏡通過Wilson電流鏡的嵌套，其偏置電壓為M5的柵極電壓V_G5，V_G5比V_G3小一個(gè)V_GS+V_dsat。

    圖3中的I_fb是通過電流負(fù)反饋來保證它基本不會(huì)隨輸出負(fù)載而變化。當(dāng)負(fù)載電流I_Load變大時(shí)，流過M1和M2的總電流將減少，則反饋電流I_fb將變小，由于I_b基本不變，則流過M3的電流將變大，通過鏡像電流鏡M3、M4的作用，流過M4的電流也將變大，用來補(bǔ)償反饋電流I_fb的變化。當(dāng)負(fù)載電流I_Load變小時(shí)，其原理相同。I_fb的這個(gè)特性使得輸出的V_DDL基本不會(huì)隨負(fù)載而變化，這個(gè)V_DDL為LDO的核心模塊提供一個(gè)穩(wěn)定的電壓源。M1、M2的寬長比之比決定了除了負(fù)載外有多少電流用于反饋，M2主要用于泄放多余的電流。假設(shè)M4、M3的寬長比之比為k₁，M1、M2的寬長比之比為k₂。那么I_fb可表示為：

    在寬長比以及I_fb確定的情況下，V_DDL與V_b成線性關(guān)系，可以通過調(diào)節(jié)V_b得到所需要的電源電壓值，但V_b不能太大也不能太小，太小時(shí)M1將處于線性區(qū)，當(dāng)V_b太大時(shí)，由式（6）可知，V_DDL變得很大，違背了降壓的初衷。在本設(shè)計(jì)中，V_b可選擇的范圍為0.8～1.5 V，當(dāng)選擇0.8 V時(shí)，V_DDL=1.8 V。

2 穩(wěn)壓電路的仿真結(jié)果分析

    該穩(wěn)壓電路采用X-FAB 0.18 μm CMOS工藝，工藝庫有兩種不同特征尺寸的晶體管分別為0.18 μm與0.35 μm。本文中的穩(wěn)壓電路采用特征尺寸為0.35 μm的晶體管，晶體管的柵源、柵漏能承受3.6 V以下的電壓。

    當(dāng)負(fù)載電流I_Load從0 μA逐漸增加到20 μA時(shí)，反饋電流I_fb減小。但I(xiàn)_fb基本不隨輸入電源電壓V_DDH變化，如圖4所示。

    由式(4)可知，反饋電流I_fb的變化是負(fù)載電流I_Load變化的1/k₁。并且，由式(6)可知，I_fb對V_DDL影響要經(jīng)過開方處理，所以V_DDL基本不受負(fù)載電流I_Load的影響，如圖5所示。在電源電壓大于3.5 V時(shí)，當(dāng)負(fù)載電流I_Load從0 μA逐漸增加到20 μA時(shí)，V_DDL重合在一起，說明V_DDL不隨負(fù)載電流I_Load變化；同時(shí)V_DDL在1.8 V左右，說明V_DDL不隨電源電壓V_DDH而變化。這個(gè)電壓可作為LDO或DC-DC穩(wěn)壓器中運(yùn)放的電源電壓，也可以作為數(shù)字電路的電源來使用。

    該電路的線性調(diào)整率如圖6所示，當(dāng)V_DDH從4 V跳到5 V時(shí)，輸出電壓V_DDL從1.798 5 V跳到1.8 V，線性調(diào)整率為1.5 mV/V，跳變電壓為2 mV。穩(wěn)壓電路的負(fù)載電流為LDO中誤差放大器和Bandgap中放大器消耗的電流。正常工作時(shí)，負(fù)載電流基本不變。所以該穩(wěn)壓電路對負(fù)載調(diào)整率要求不是很嚴(yán)格。

    為了讓V_DDL的電壓值能夠適應(yīng)多種應(yīng)用場合，可以通過調(diào)節(jié)V_b來實(shí)現(xiàn)這一功能，根據(jù)式(6)可知，V_DDL隨V_b線性變化，其仿真結(jié)果如圖7所示，當(dāng)V_b從0.8 V逐漸增加到1.5 V時(shí)，V_DDL從1.8 V變化到2.5 V。而且可以看出，當(dāng)輸入電源電壓大于3.5 V時(shí)，V_DDL不隨V_DDH而變化。

3 結(jié)論

    本文設(shè)計(jì)了一種寬范圍的穩(wěn)壓電路，可以將3.5 V～6 V外部輸入的電源電壓轉(zhuǎn)換為1.8 V的電源電壓。該穩(wěn)壓電路作為電源和偏置電路應(yīng)用于LDO或DC-DC時(shí)，LDO或DC-DC的核心電路可以采用小尺寸的晶體管，從而減少芯片面積，并且可以給模擬模塊的設(shè)計(jì)帶來一定便利。

參考文獻(xiàn)

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作者信息:

周志興1，2，來強(qiáng)濤1，郭桂良1，姜  宇1，郭江飛1，王成龍3

（1.中國科學(xué)院微電子研究所，北京100029；

2.中國科學(xué)院大學(xué) 電子學(xué)院，北京100049；3.中國科學(xué)院大學(xué) 微電子學(xué)院，北京100029）