0 引言

    隨著半導(dǎo)體行業(yè)不斷的發(fā)展， SOC芯片處理的功能不斷增加，要求SOC芯片具有更為豐富的外設(shè)控制接口和通信接口，由于封裝、模具、成本等因素限制，芯片只有有限的管腳資源。其中電源和地的管腳占用了相當(dāng)一部分的引腳資源。如STM32系列芯片^[1]，采用片內(nèi)LDO方式會(huì)省去部分電源管腳，增加管腳資源。

    在電力應(yīng)用、金融交易等工業(yè)控制領(lǐng)域，保證信息安全的加密芯片具有廣泛的應(yīng)用。對(duì)于該類芯片，其內(nèi)核電源必須采用內(nèi)部供電的方式，避免核心安全加密算法受到針對(duì)電源和地的侵入式攻擊，對(duì)數(shù)據(jù)安全造成極大威脅^[2]。因此必須要采用片上LDO方法給內(nèi)核供電。

    給數(shù)字內(nèi)核供電的片上LDO的負(fù)載特征如下：(1)平均功耗和數(shù)字電路的工作頻率成正比；(2)在時(shí)鐘翻轉(zhuǎn)沿出現(xiàn)峰值功耗，其他階段功耗很小，功耗集中在納秒量級(jí)^[3-4]。因此片上LDO必須具有響應(yīng)到納秒級(jí)的負(fù)載變化能力，要求其帶寬達(dá)到上吉赫茲，在功耗、面積的限制下很難實(shí)現(xiàn)，必須并聯(lián)足夠的片上濾波電容。在設(shè)計(jì)流程上，數(shù)字代碼凍結(jié)進(jìn)行PR后，仿真出數(shù)字電路的功耗，之后再確定片上濾波電容的大小，插入濾波電容后再完成后續(xù)驗(yàn)證流程。根據(jù)以往的設(shè)計(jì)經(jīng)驗(yàn)，片上濾波電容往往達(dá)到數(shù)納法的級(jí)別，占用了芯片10%~20%不等的面積，這樣大的面積占比又會(huì)改變芯片的布局，使得設(shè)計(jì)流程再重新進(jìn)行迭代，嚴(yán)重的會(huì)造成數(shù)月的延期，對(duì)項(xiàng)目的可控造成極大的影響。

    本文針對(duì)以上問題，提出了一種使用LDO的片上電容的預(yù)估方法，在項(xiàng)目的代碼前端設(shè)計(jì)階段就引入功耗分析和估算方法，提前評(píng)估出片上濾波電容大小，將該電容計(jì)入芯片布局，避免了上述迭代，減小項(xiàng)目周期。采用本方法成功設(shè)計(jì)了一款芯片，芯片性能優(yōu)良。

1 片上LDO和濾波電容的工作原理

    圖1給出了一個(gè)LDO主體電路和一個(gè)濾波電容C_dcp，其中C_dcp為片內(nèi)電容，p2為輸出電壓，不引出到芯片的IOPAD上，直接給芯片core供電。該LDO的輸出電壓為：

其中V_REF為片上基準(zhǔn)電壓源。I_load為數(shù)字電路的功耗，其典型的波形如圖2所示。

    片上LDO存在p1、p2、p3這些極點(diǎn)，限制了LDO的響應(yīng)速度。考慮到這些極點(diǎn)的影響，需要運(yùn)放達(dá)到10 GHz的GBW和10 GV/s的SR才能響應(yīng)納秒級(jí)的毛刺，達(dá)到這樣性能運(yùn)放的功耗是難以承受的。因此需要采用片上濾波電容來對(duì)納秒級(jí)的瞬態(tài)功耗進(jìn)行處理，片上LDO則負(fù)責(zé)處理響應(yīng)速度在百納秒量級(jí)的平均功耗的變化。下文主要具體描述在設(shè)計(jì)前端階段，根據(jù)設(shè)計(jì)的規(guī)模、應(yīng)用的工藝庫、電路工作頻率等信息來估算響應(yīng)功耗毛刺尖峰的片上濾波電容的設(shè)計(jì)流程，同時(shí)給出按照該流程設(shè)計(jì)的芯片版圖和測試結(jié)果。

2 片上濾波電容的估算方法

    按照正常設(shè)計(jì)流程中的功耗統(tǒng)計(jì)方法，對(duì)片上濾波電容影響最大的數(shù)字電路的功耗主要包括綜合的數(shù)字電路功耗和存儲(chǔ)器的功耗這兩大部分，因此針對(duì)這兩部分分別進(jìn)行闡述。

2.1 綜合數(shù)字電路功耗

    在數(shù)字代碼設(shè)計(jì)凍結(jié)后，根據(jù)芯片的綜合結(jié)果可以估算出數(shù)字電路的門數(shù)GateCount值。通過查找數(shù)字代碼設(shè)計(jì)的工藝庫，查找到標(biāo)準(zhǔn)單元的功耗數(shù)據(jù)，一般其格式如圖3所示，其代表的意義是不同的輸入信號(hào)轉(zhuǎn)換時(shí)間對(duì)應(yīng)的標(biāo)準(zhǔn)單元內(nèi)部的功耗消耗。

    考慮到：功率P=U×I，電荷量Q=I×t，功耗W=P×t=U×I×t，可以推導(dǎo)出電荷：Q=W/U。

    通過查找圖3中的數(shù)據(jù)，就可以直接計(jì)算出單個(gè)標(biāo)準(zhǔn)單元在每次時(shí)鐘沿翻轉(zhuǎn)時(shí)導(dǎo)致的內(nèi)部電荷量的變化Qinternal。

    根據(jù)圖3的結(jié)果，在最短的輸入信號(hào)轉(zhuǎn)換時(shí)間和最小的負(fù)載電容下，每次時(shí)鐘沿翻轉(zhuǎn)消耗的電荷量約為0.001 463 p/1.2=1.216 fC。

    綜合的數(shù)字電路另一部分功耗為開關(guān)功耗，定義為每次輸出發(fā)生變化時(shí)數(shù)字電路消耗的功耗，其與負(fù)載電容的大小直接相關(guān)，計(jì)算公式為：

    要想估算出數(shù)字電路的開關(guān)功耗，需要知道工作頻率，工作電壓和負(fù)載電容。其中工作頻率和工作電壓是已知的，負(fù)載電容需要估算得出。

    單個(gè)的標(biāo)準(zhǔn)單元輸出負(fù)載主要由兩部分組成，一部分為后級(jí)連接的門的數(shù)量(Fanout)，另一部分是連線的寄生電容。在數(shù)字代碼設(shè)計(jì)工藝庫中可以查到標(biāo)準(zhǔn)單元的輸入電容，如圖4所示，輸入電容的大小約為0.9 fF，如果Fanout=10，則單個(gè)標(biāo)準(zhǔn)單元的輸出負(fù)載為9 fF。

    連線的寄生電容和連線的長度相關(guān)，同樣通過查找工藝庫中的數(shù)據(jù)就可以得到連線的負(fù)載電容，如圖4所示。該實(shí)例中給出了一個(gè)100萬門的規(guī)模，單位電容為0.138 2 fF，如果扇出為4，則負(fù)載電容大小為0.138 2 fF×70=9.674 fF。

    通過圖4給出的相關(guān)信息，根據(jù)數(shù)字電路綜合結(jié)果預(yù)估出的平均扇出、芯片的門數(shù)、芯片的翻轉(zhuǎn)率等信息就可以估算出數(shù)字電路的開關(guān)功耗了，從而可以得到時(shí)鐘上升下降沿所消耗的電荷量Q_switch，再加上標(biāo)準(zhǔn)單元內(nèi)部翻轉(zhuǎn)消耗的電荷量Q_internal，從而得到了數(shù)字電路消耗的總的電荷量Q_dig=Q_switch+Q_internal。

    在項(xiàng)目前期階段，預(yù)估數(shù)字電路的規(guī)模為60萬門，根據(jù)數(shù)字工具統(tǒng)計(jì)出平均的扇出為2，數(shù)字電路的翻轉(zhuǎn)率大概為25%。按照上述方法估算出連線平均電容C_wire=3.455 fF，負(fù)載門電路的輸入電容為1 fF×2=2 fF。

    因此Q_internal~1.216 fC×600 000×25%=0.185 nC；Q_switch~(3.255 fF+2 fF)×1.2×600 000×25%=0.98 nC，每次時(shí)鐘翻轉(zhuǎn)需要提供的電荷量Q=1.165 nC。

2.2 存儲(chǔ)器電路功耗估算

    圖5是典型的RAM存儲(chǔ)器的功耗數(shù)據(jù)，一般以平均功耗的形式給出，事實(shí)上RAM的功耗行為和數(shù)字電路功耗行為一致，因此需要將其轉(zhuǎn)換為每次翻轉(zhuǎn)消耗的電荷量。

    在寫模式下，RAM的功耗最大達(dá)到37 μA/MHz，RAM在寫模式下近似認(rèn)為所有的功耗都發(fā)生在時(shí)鐘的上升沿階段，則在該階段抽取的電量Q_ram=37 μA/MHz×10^-6 Hz×1 s=37 pC。

    讀模式下RAM的功耗小于寫模式下RAM的功耗，并且對(duì)同一個(gè)時(shí)鐘沿讀、寫模式不會(huì)同時(shí)發(fā)生，因此不再計(jì)算讀寫模式下的電量信息。

2.3 片上濾波電容的估算

    數(shù)字電路每次時(shí)鐘翻轉(zhuǎn)消耗的電荷量Q_dig=1.165 nC，片上存儲(chǔ)器RAM每次時(shí)鐘翻轉(zhuǎn)消耗的電荷量Q_ram=37 pC，因此總的數(shù)字電路每次時(shí)鐘翻轉(zhuǎn)消耗的電荷量Q_tot=1.165 nC+37 pF=1.202 nC。

    按照最終的Signoff標(biāo)準(zhǔn)，瞬態(tài)電壓的V_drop為20%×V_norm，因此需要總的片上濾波電容的計(jì)算如下：

    因此在項(xiàng)目前期階段就可以估算出對(duì)于無片外電容的LDO結(jié)構(gòu)的片上系統(tǒng)來說，片上的濾波電容至少需要5 nF的容量。這個(gè)電容的面積相當(dāng)可觀，在芯片的布局階段必須要加入5 nF的電容的位置；另外由于濾波電容的大小已經(jīng)確定，就可以有針對(duì)性地對(duì)LDO的性能進(jìn)行優(yōu)化設(shè)計(jì)了，也大大提前了LDO的開發(fā)進(jìn)度。

3 采用片上濾波電容估算方法在實(shí)例中的應(yīng)用

    在一款SOC芯片中成功實(shí)施了上述方法，在項(xiàng)目起始階段密切與數(shù)字電路設(shè)計(jì)配合，并根據(jù)早期結(jié)果預(yù)估出需要的片上濾波電容大小為5 nF，以此作為負(fù)載，完成了片上LDO的電路設(shè)計(jì)工作，隨之完成全芯片的布局工作，如圖6所示。

    待數(shù)字和后端流程結(jié)束后，使用工具提取出的功耗信息對(duì)電源電壓進(jìn)行驗(yàn)證。提取出最大的功耗尖峰，分析出該功耗尖峰的電荷量，驗(yàn)證其在電源上導(dǎo)致的壓降是否滿足要求，如圖7所示。在該尖峰下消耗的電荷量為0.84 nC，在5 nF的電容上導(dǎo)致的壓降為16.8%，滿足設(shè)計(jì)要求。

    圖8給出了數(shù)字電路全速運(yùn)行時(shí)片上LDO加上濾波電容后整個(gè)芯片的供電電壓的波形，可以看到在所有情況下輸入電壓的變化都控制在-18.3%，滿足芯片的設(shè)計(jì)規(guī)則，并且電容的大小也沒有過設(shè)計(jì)，未占用過多的芯片面積。

    采用該設(shè)計(jì)流程，后端的布局未再進(jìn)行修改，項(xiàng)目較類似的其他項(xiàng)目節(jié)省了約2個(gè)月的設(shè)計(jì)時(shí)間。

4 芯片測試

    本芯片已經(jīng)在40 nm的工藝下流片，芯片的版圖如圖6所示。芯片經(jīng)過測試，在所有的工作環(huán)境下均運(yùn)行正常，圖9給出了芯片的電源電壓的測試結(jié)果，可以看到電源電壓工作穩(wěn)定，在輕重負(fù)載的切換下電源紋波在±60 mV以內(nèi)，滿足設(shè)計(jì)需求。

5 結(jié)論

    針對(duì)集成電路SOC芯片對(duì)PIN腳資源的限制和安全攻擊防護(hù)方面的考慮，需要使用片上LDO和片上濾波電容的方案來為內(nèi)核供電。通過本文提供的設(shè)計(jì)流程和估算方法，可以在芯片設(shè)計(jì)初期和數(shù)字電路設(shè)計(jì)同步進(jìn)行來完成片上濾波電容的大小的預(yù)估，并可以同時(shí)完成LDO的設(shè)計(jì)優(yōu)化工作，能夠預(yù)先開始進(jìn)行芯片的布局設(shè)計(jì)，避免了后期因?yàn)殡娙葸^大造成的重復(fù)迭代次數(shù)，節(jié)省了項(xiàng)目的研發(fā)周期。該設(shè)計(jì)流程在40 nm的工藝下成功實(shí)施，芯片測試結(jié)果完全符合設(shè)計(jì)預(yù)期，說明該設(shè)計(jì)流程可靠并實(shí)用，評(píng)估方法精確，可以拓展到無片外濾波電容的集成電路芯片設(shè)計(jì)中。

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作者信息:

何  洋，馬永旺，侯佳力，王小曼，胡  毅，馮  曦，唐曉柯

（1.北京智芯微電子科技有限公司 國家電網(wǎng)公司重點(diǎn)實(shí)驗(yàn)室電力芯片設(shè)計(jì)分析實(shí)驗(yàn)室，北京100192；

 2.北京智芯微電子科技有限公司 北京市電力高可靠性集成電路設(shè)計(jì)工程技術(shù)研究中心，北京100192）