基于現(xiàn)場可編程門陣列（FPGA）的硬件加速器件和嵌入式FPGA（eFPGA）半導體知識產(chǎn)權（IP）領導性企業(yè)Achronix半導體公司（Achronix Semiconductor Corporation）日前宣布：該公司FPGA技術系列產(chǎn)品已獲得其合作伙伴、西門子旗下的Mentor公司的支持，為其提供優(yōu)化的高等級邏輯綜合（HLS）流程。

　　該集成開發(fā)環(huán)境使設計人員能夠使用Mentor的Catapult?HLS和Achronix的ACE設計工具快速的用C ++實現(xiàn)FPGA設計。此項合作首先已可用于5G無線應用，以減少整體開發(fā)工作并提高結果的質(zhì)量（QoR），它適用于任何面向Achronix技術的設計。

　　“Mentor功能強大的Catapult工具和Achronix的嵌入式FPGA技術結合在一起，可為那些其SoC設計需要高性能FPGA技術的公司提供了真正獨到的價值組合，而這些SoC可以使用經(jīng)過驗證的、基于C語言的設計流程來進行配置，”Achronix負責市場營銷的副總裁Steve Mensor評論道。 “這種組合型解決方案很好地證明了Mentor和Achronix工程團隊之間的緊密合作關系。 我們首先面向的目標應用是5G無線，但是在其他許多需要最快開發(fā)時間的細分市場應用中，這項整體解決方案的獨特功能都有其價值?！?/p>

　　“我們高興地歡迎Achronix加入Mentor OpenDoor計劃，并樂于成為Achronix合作伙伴計劃的活躍成員。 這種開放且相互配合的合作伙伴關系具有非常高的戰(zhàn)略意義，并已經(jīng)被證明是有益于我們的共同客戶，“Mentor公司Calypto Systems業(yè)務部市場營銷總監(jiān)Ellie Burns說到。 “Achronix eFPGA提供了極強大的功能，它能夠適應一款具有現(xiàn)場可編程能力的SoC的后期變化和新要求。 再加上Catapult HLS和C ++的驗證速度，芯片設計人員現(xiàn)在可以在幾天而不是幾周或幾個月內(nèi)輕松地從算法更改轉化為全新的低功耗、高性能硬件?！?/p>

　　將Catapult添加到Achronix設計流程

　　將Catapult HLS添加到Speedcore嵌入式FPGA技術設計流程，可使設計人員能夠在IP開發(fā)的后期階段進行算法更改，并優(yōu)化算法和數(shù)字微架構。 集成化的驗證環(huán)境支持為已生成寄存器傳輸級（RTL）的代碼去重用軟件測試，從而將對專用RTL測試臺的需求減少80％以上。

　　Achronix ACE設計工具支持Catapult的RTL構造和原生語句。 目前，用于Achronix的Speedcore eFPGA產(chǎn)品及其Speedster獨立FPGA芯片的Achronix邏輯庫已被集成到流程中。

　　Achronix的高性能和高密度FPGA技術可用于數(shù)據(jù)中心計算、網(wǎng)絡和存儲中的各種硬件加速應用，5G無線基礎設施及網(wǎng)絡加速，先進駕駛員輔助系統(tǒng)（ADAS）和自動駕駛汽車。

　　供貨

　　該設計和開發(fā)環(huán)境的早期版本現(xiàn)已上市。

　　關于Achronix半導體公司

　　Achronix是一家私有的、采用無晶圓廠模式的半導體公司，總部位于美國加利福尼亞州圣克拉拉市。公司開發(fā)了自己的FPGA技術，該技術是Speedster22i  FPGA及Speedcore eFPGA技術的基礎。Achronix的所有FPGA產(chǎn)品均由其ACE設計工具提供支持，該工具還集成了對Synopsys Synplify Pro工具的支持。