《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 模擬設(shè)計(jì) > 設(shè)計(jì)應(yīng)用 > 一種10 bit 200 MS/s分段式電流舵DAC設(shè)計(jì)
一種10 bit 200 MS/s分段式電流舵DAC設(shè)計(jì)
2017年電子技術(shù)應(yīng)用第4期
王 帥，黃海生，李 鑫，尹 強(qiáng)，李東亞
西安郵電大學(xué) 電子工程學(xué)院，陜西 西安710121
摘要： 基于TSMC 0.18 μm CMOS工藝，設(shè)計(jì)一種10 bit采樣率為200 MS/s的DAC（數(shù)模轉(zhuǎn)換器）。為了提高DAC的整體性能，電路主體采用了分段式電流舵結(jié)構(gòu)，高6位為溫度計(jì)碼，低4位為二進(jìn)制碼。電流源開關(guān)單元采用了cascode結(jié)構(gòu)（共源共柵）和差分輸出結(jié)構(gòu)。另外，采用了一種低交叉點(diǎn)開關(guān)驅(qū)動電路來提高DAC的動態(tài)性能。電路仿真結(jié)果顯示，在1.8 V電源供電下，DAC的微分非線性誤差（DNL）和積分非線性誤差（INL）的最大值為0.05 LSB和0.2 LSB。在輸出信號頻率為0.976 MHz時(shí)，DAC的無雜動態(tài)范圍（SFDR）為81.53 dB。
中圖分類號： TN432
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.2017.04.014
中文引用格式： 王帥，黃海生，李鑫，等. 一種10 bit 200 MS/s分段式電流舵DAC設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(4)：55-57，61.
英文引用格式： Wang Shuai，Huang Haisheng，Li Xin，et al. Design of a 10 bit 200 MS/s segmented current-steering DAC[J].Application of Electronic Technique，2017，43(4)：55-57，61.
Design of a 10 bit 200 MS/s segmented current-steering DAC
Wang Shuai，Huang Haisheng，Li Xin，Yin Qiang，Li Dongya
School of Electronic Engineering，Xi′an University of Posts and Telecommunications，Xi′an 710121，China
Abstract： Based on TSMC 0.18 μm CMOS process，an 10 bit 200 MS/s DAC（digital to analog converter）was designed. In order to improve the whole performance of the DAC, circuit mainly using segmented current steering architecture, where the upper 6 bits were thermometer codes, and the lower 4 bits were binary codes. A cascode and differential output structure was adopted in the current source and switching unit. In order to improve the dynamic performance of the DAC, a low cross-point switch drive circuit was used in this paper. Operating at 1.8 V power supply，simulation result showed that the DAC had an INL and DNL of 0.05 LSB and 0.2 LSB respectively and SFDR up to 81.53 dB for 0.976 MHz output signal frequency.
Key words : current steering；cascode；low cross-point switch drive circuit

0 引言

    數(shù)模轉(zhuǎn)換器是連接模擬世界和數(shù)字世界一個(gè)重要的橋梁，它廣泛應(yīng)用于數(shù)字視頻處理、音頻信號處理以及現(xiàn)代通信領(lǐng)域。在不同的應(yīng)用領(lǐng)域，對DAC的性能要求有所不同。目前比較流行的DAC結(jié)構(gòu)主要有電流舵型和Sigma-Delta型等，Sigma-Delta型DAC雖然精度很高，但是其所能處理的信號頻率較低，不適用于高頻率的通信領(lǐng)域；電流舵型DAC由于速度快、寬頻帶、對寄生參數(shù)不敏感等優(yōu)點(diǎn)被廣泛應(yīng)用于通信領(lǐng)域[1]。然而，在實(shí)際的高速DAC設(shè)計(jì)中，用于片上系統(tǒng)(SOC)的CMOS DAC對轉(zhuǎn)換速率和面積、功耗的要求，更是成為具有挑戰(zhàn)性的課題之一。本文基于TSMC 0.18 μm CMOS工藝設(shè)計(jì)了一種10 bit采樣率為200 MS/s的分段式電流舵型的DAC，應(yīng)用于LTE通信系統(tǒng)。

1 系統(tǒng)結(jié)構(gòu)

    電流舵型DAC通常采用分段式結(jié)構(gòu)[2]，因?yàn)樗Y(jié)合了二進(jìn)制碼和溫度計(jì)碼的優(yōu)點(diǎn)，既可以保證高精度的性能，又能使DAC有最佳的面積。本文設(shè)計(jì)的10 bit電流舵DAC采用6+4的分段方式，即低4位采用二進(jìn)制碼，高6位采用溫度計(jì)碼,如圖1所示。電路的主要模塊包括輸入寄存器、譯碼器電路、時(shí)鐘驅(qū)動電路，帶隙基準(zhǔn)電路、電流源開關(guān)單元等，供電電壓為1.8 V。

wdz6-t1.gif

2 核心電路的設(shè)計(jì)

2.1 帶隙基準(zhǔn)電路

    為了保證DAC輸出電流的高精度，一般都要內(nèi)置高性能的帶隙基準(zhǔn)電路，電流的輸出部分采用cascode結(jié)構(gòu)提高電流源的輸出阻抗和電源抑制比，減少其受電源變化的影響。

    本設(shè)計(jì)采用的帶隙基準(zhǔn)電路結(jié)構(gòu)如圖2所示。雙極性晶體管Q0上產(chǎn)生負(fù)溫度系數(shù)的電壓，由于運(yùn)算放大器的“虛短”特性(V+=V-)，因此，右邊支路就會產(chǎn)生負(fù)溫度系數(shù)的電流。晶體管Q1上方的電阻R3上的壓降為正溫度系數(shù)的電壓，所以，R3上也會產(chǎn)生正溫度系數(shù)的電流。兩種電流相加，得到了一個(gè)零溫度系數(shù)的電流。此電路中的運(yùn)算放大器采用的是一級的套筒式共源共柵結(jié)構(gòu)，不但保證了高增益的要求，而且由于電路極點(diǎn)個(gè)數(shù)少，所以相對于二級運(yùn)放有較高的穩(wěn)定性。由圖2中電路可以看出：假如運(yùn)放的輸入只由雙極性晶體管的PN結(jié)VBE(0.7 V)來提供的，當(dāng)運(yùn)放的差分輸入管為NMOS管時(shí)，運(yùn)放的輸入電壓比較低，難以滿足運(yùn)放共模輸入電壓范圍的要求。因此，本電路采用雙極性晶體管的基極-發(fā)射極電壓加上一個(gè)電阻來提高運(yùn)放的共模輸入電壓。如圖2所示，流過M1、M2支路電流相等，所以通過加入阻值相等的電阻R1、R2使得A、B點(diǎn)的電壓提升，從而滿足運(yùn)放共模輸入電壓范圍的要求。此外，為了保證bandgap脫離零點(diǎn)，必須為電路配備啟動電路，本設(shè)計(jì)中的啟動電路由控制端EN控制。當(dāng)EN為“負(fù)”時(shí)，M0導(dǎo)通，電流隨著下面的3個(gè)有源電阻分壓器到達(dá)A點(diǎn)，A點(diǎn)電壓不斷增大直到電壓穩(wěn)定不變，此時(shí)帶隙基準(zhǔn)電路啟動。隨著電流的不斷增大，M0的漏極電壓升高，最終M0進(jìn)入線性區(qū)，啟動電路退出。

wdz6-t2.gif

    帶隙基準(zhǔn)電路的輸出電壓通過一個(gè)LDO電路將電壓轉(zhuǎn)換為穩(wěn)定的電流，最后通過電流鏡電路將電流復(fù)制給DAC的電流源陣列。在本設(shè)計(jì)中，為了版圖中器件的匹配，Q0、Q1、Q2的面積之比為1：8：1。對于電阻應(yīng)加入一些dummy電阻做匹配處理，使得電阻周圍的電磁環(huán)境對稱。此外，由于DAC的電流源陣列比較大，如果只采用一個(gè)LDO做電流鏡，那么版圖中較長的連線會帶來較為明顯的寄生效應(yīng)，從而引起電流源的失配。因此，本設(shè)計(jì)中采用多個(gè)LDO驅(qū)動電流鏡均勻分布于版圖中，減少了過長連線引起的梯度誤差。

2.2 電流源開關(guān)單元電路設(shè)計(jì)

    電流源開關(guān)單元是電流舵型DAC最重要的模塊，它的輸出阻抗、面積、匹配性等參數(shù)直接影響DAC的性能。

    DAC的輸出阻抗是與輸入碼相關(guān)的，文獻(xiàn)[3]給出了電流舵DAC的INL和SFDR與輸出阻抗的關(guān)系：

     wdz6-gs1-2.gif

上式中， N為電流單元的總數(shù)，RL為負(fù)載阻抗，R0則為電流舵DAC的輸出阻抗。因此，為了保證DAC有較好的INL及SFDR，需要提高輸出阻抗R0。本文設(shè)計(jì)采用了高輸出阻抗的cascode結(jié)構(gòu)，如圖3所示，4個(gè)MOS管都采用PMOS管，這不僅是因?yàn)镻MOS管相對于NMOS管有更好地匹配性，而且做在N阱中的PMOS管能夠更好地避免噪聲的干擾。當(dāng)晶體管M1、M2、MSW1導(dǎo)通，MSW2關(guān)斷時(shí)，M1、M2、MSW1均處于飽和區(qū)。因此，由小信號模型可得到其輸出阻抗[4]：

wdz6-gs3.gif

wdz6-t3.gif

    電流源的匹配性主要是由PMOS管的系統(tǒng)性失配誤差和隨機(jī)性失配誤差決定[5]。系統(tǒng)性失配誤差可通過在版圖中做中心對稱來減小[6]，而隨機(jī)性失配誤差主要由工藝決定，它與單位電流源的面積、DAC的微分非線性（DNL）的關(guān)系為[7，8]：

    wdz6-gs4.gif

wdz6-gs5-7.gif

可得到cascode電流源M1管的W/L。

    本設(shè)計(jì)在TSMC 0.18 μm工藝下，Aβ約為0.02 μm，AVT約為3 mV·μm，INL_yield取99.7%，ILSB為9.77 μA，在過驅(qū)動電壓的絕對值為0.7 V時(shí)可得到單位電流源的面積約為7.27 μm2。

3 電路的仿真結(jié)果

    本文設(shè)計(jì)是在TSMC 0.18 μm工藝下，利用Cadence SpectreVerilog工具進(jìn)行仿真[10]。為了達(dá)到較好的仿真效果，需要對DAC輸入的數(shù)字信號進(jìn)行處理。本文采用一個(gè)Veriloga描述的理想ADC的輸出作為DAC的輸入進(jìn)行仿真，將仿真數(shù)據(jù)導(dǎo)入MATLAB軟件進(jìn)行處理。仿真結(jié)果顯示電路的靜態(tài)性能DNL的最大值為0.05 LSB，INL的最大值為0.2 LSB，如圖4所示，當(dāng)輸入正弦信號頻率為0.976 MHz，采樣率為200 MS/s時(shí)，DAC的無雜動態(tài)范圍（SFDR）為81.53 dB，如圖5所示。

wdz6-t4.gif

wdz6-t5.gif

4 結(jié)論

    基于TSMC 0.18 μm工藝，設(shè)計(jì)了一個(gè)10 bit采樣率為200 MS/s的DAC。電路采用分段式電流舵結(jié)構(gòu)，減小了毛刺的產(chǎn)生。本文還采用了一種低交叉點(diǎn)驅(qū)動電路來提高DAC的動態(tài)性能。電路采用1.8 V供電，滿偏電流為10 mA，負(fù)載電阻為50 Ω。仿真結(jié)果顯示DAC的INL最大值不超過0.2 LSB，當(dāng)輸入信號頻率分別為0.976 MHz和19.04 MHz時(shí)，無雜動態(tài)范圍（SFDR）分別為81.53 dB和61 dB。所以，此電路可以使用在高速通信領(lǐng)域。

參考文獻(xiàn)

[1] 蒲釔霖，石玉，吳斌，等.一種11位80 MS/s分段式電流舵DAC的設(shè)計(jì)與驗(yàn)證[J].微電子學(xué)，2014，44(1)：1-5.

[2] LIN C H，BULT K.A 10-b 500 -M sample/s CMOS DAC in 0.6 mm2.IEEE J.Solid-State Circuits，1998，33：1948-1958.

[3] Palmers，STEYAERT M S J.A 10-bit 1.6 GS/s 27 mW current steering D/A converter with 550 MHz 54 dB SFDR bandwidth in 130 nm CMOS.IEEE Trans.CircuitsSyst.I，Reg.Papers，2010，57(11)：2870-2879.

[4] Behzad Razavi.模擬CMOS集成電路設(shè)計(jì)[M].陳貴燦，程軍，張瑞智，等譯.西安：西安交通大學(xué)出版社，2002：70-77.

[5] PELGROM M J M，DUINMAIJER A C J，WELBERS A P G.Matching properties of MOS transistors.IEEE J.Solid-State Circuits，1989，24：1433-1440.

[6] LI X Q，WEI Q，QIAO F，et al.Balanced switching schemes for gradient-error compensation in current steering DACs[J].IEICE Trans Elec，2012，95(11)：1790-1798.

[7] RAMASAMY S，VENKATARAMANI B，RAJKUMAR C K，et al.The design of an area efficient segmented DAC.IEEE，2010.

[8] Cong Yonghua，GEIGER R L.Formulation of INL and DNL Yield Estimation in Current-Steering D/A Converter[C]//ISCAS 2002 IEEE international symposium.2002，3：1959.

[9] 薛曉博.高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計(jì)技術(shù)的研究與實(shí)現(xiàn)[D].杭州：浙江大學(xué)，2014.

[10] 陳鋮穎，楊麗瓊，王統(tǒng).CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于Cadence ADE[J].北京：電子工業(yè)出版社，2013.



作者信息:

王  帥，黃海生，李  鑫，尹  強(qiáng)，李東亞

（西安郵電大學(xué) 電子工程學(xué)院，陜西 西安710121）

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。