《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 模擬設(shè)計(jì) > 設(shè)計(jì)應(yīng)用 > 一種基于MDAC優(yōu)化的低功耗流水線A/D轉(zhuǎn)換器
一種基于MDAC優(yōu)化的低功耗流水線A/D轉(zhuǎn)換器
2017年電子技術(shù)應(yīng)用第1期
楊 龍，王宗民
北京微電子技術(shù)研究所，北京100076
摘要： 設(shè)計(jì)了一種低功耗16位100 MS/s的流水線A/D轉(zhuǎn)換器。通過采用級(jí)間電容縮減技術(shù)，并優(yōu)化增益數(shù)模轉(zhuǎn)換器（MDAC）的結(jié)構(gòu)，降低采樣電容的面積。流水線前兩級(jí)采用高性能低功耗運(yùn)算跨導(dǎo)放大器（OTA），通過動(dòng)態(tài)偏置技術(shù)進(jìn)一步降低功耗。芯片采用0.18 μm混合信號(hào)CMOS工藝，1.8 V單電源供電。經(jīng)測(cè)試，流水線A/D轉(zhuǎn)換器在5 MHz的輸入頻率下，信噪失真比（SNDR）為74.2 dB，無雜散動(dòng)態(tài)范圍（SFDR）為91.9 dB，整體功耗為210 mW。
中圖分類號(hào)： TN47
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.2017.01.018
中文引用格式： 楊龍，王宗民. 一種基于MDAC優(yōu)化的低功耗流水線A/D轉(zhuǎn)換器[J].電子技術(shù)應(yīng)用，2017，43(1)：68-71.
英文引用格式： Yang Long，Wang Zongmin. A low power pipelined ADC with improved MDAC[J].Application of Electronic Technique，2017，43(1)：68-71.
A low power pipelined ADC with improved MDAC
Yang Long，Wang Zongmin
Beijing Microelectronics Tech. Institution，Beijing 100076，China
Abstract： The design of a low power 16-bit 100 MS/s pipelined analog-to-digital converter(ADC) is presented in this paper. The area of sampling capacitor and the chip is reduced by adopting stage scaling technology and optimizing the structure of multiply digital-to-analog converter(MDAC). Low power dissipation and high performance operational trans-conductance amplifiers(OTA) in the first two pipelined stages are realized by using dynamic biasing technology. This work is implemented in 0.18 μm mixture signal CMOS process with a 1.8 V power supply. The pipelined ADC exhibits 91.9 dB SFDR and 74.2 dB SNDR, consuming 210 mW with 5 MHz differential input signal.
Key words : low power OTA；MDAC；dynamic biasing；pipelined ADC

0 引言

    高速高精度A/D轉(zhuǎn)換器是無線通信系統(tǒng)和便攜式數(shù)據(jù)采集設(shè)備的關(guān)鍵模塊。流水線A/D轉(zhuǎn)換器能在速度和精度之間合理折衷，同時(shí)實(shí)現(xiàn)較小的芯片面積和較低的功耗。近些年來，流水線A/D轉(zhuǎn)換器的精度能達(dá)到14～16位，速度達(dá)到80～150 MS/s。

    本文設(shè)計(jì)實(shí)現(xiàn)了一種低功耗16位100 MS/s流水線A/D轉(zhuǎn)換器。該流水線A/D轉(zhuǎn)換器的第三級(jí)到第五級(jí)采用簡(jiǎn)化的MDAC結(jié)構(gòu)，減小了芯片面積和功耗。MDAC中的OTA在增益、帶寬、相位裕度和建立時(shí)間方面都達(dá)到了很高的性能。由于OTA占據(jù)了MDAC大部分的功耗，通過優(yōu)化OTA的功耗有助于提高轉(zhuǎn)換器的整體功率效率。動(dòng)態(tài)偏置技術(shù)降低了采樣相電路的功耗。

1 ADC結(jié)構(gòu)

    流水線A/D轉(zhuǎn)換器的工作原理是多級(jí)轉(zhuǎn)換。除了最后一級(jí)，每一級(jí)都實(shí)現(xiàn)了模擬信號(hào)的數(shù)字量化、模數(shù)轉(zhuǎn)換、余差電壓的計(jì)算和放大。流水線A/D轉(zhuǎn)換器的結(jié)構(gòu)選取很靈活。級(jí)精度的分配復(fù)雜而重要。每級(jí)位數(shù)越少，子ADC對(duì)比較器失調(diào)的要求越低，每級(jí)的轉(zhuǎn)換速度越快。轉(zhuǎn)換器所需的比較器數(shù)量減少了，但是級(jí)數(shù)增多，所需的MDAC數(shù)量和OTA的數(shù)量也隨之增加。整體功耗也增大。后級(jí)引入的噪聲和誤差對(duì)轉(zhuǎn)換精度影響較大。常見的結(jié)構(gòu)是第一級(jí)采用多比特位，后級(jí)均采用1.5比特/級(jí)，能在功耗和精度之間合理折衷。反之，每級(jí)位數(shù)越多，后級(jí)引入的噪聲和誤差對(duì)整體轉(zhuǎn)換精度的影響越小，但是對(duì)子ADC精度的要求提高，所需比較器的數(shù)量也成冪指數(shù)增長(zhǎng)。由于反饋系數(shù)減小，MDAC中的運(yùn)放驅(qū)動(dòng)的電容變大，要求運(yùn)放有更高的帶寬[1]。因此，轉(zhuǎn)換器整體功耗也相應(yīng)增加。

    文獻(xiàn)[2]相對(duì)詳細(xì)地分析了級(jí)精度分配問題。分析指出，在高速應(yīng)用中，假定信噪比（SNR）和功耗嚴(yán)格折衷，最優(yōu)的級(jí)精度是2比特/級(jí)或3比特/級(jí)。但是在實(shí)際設(shè)計(jì)中，電路參數(shù)、電路結(jié)構(gòu)和版圖結(jié)構(gòu)均不相同，很難用一種統(tǒng)一的方法去分配級(jí)精度。本論文采用的流水線A/D轉(zhuǎn)換器結(jié)構(gòu)如圖1所示。流水線前三級(jí)采用4比特/級(jí)，后三級(jí)采用3比特/級(jí)，該流水線A/D轉(zhuǎn)換器還包括采樣保持電路、帶隙基準(zhǔn)電路和時(shí)鐘驅(qū)動(dòng)電路。采用優(yōu)化的MDAC結(jié)構(gòu)，可以在高速高精度的基礎(chǔ)上，進(jìn)一步降低轉(zhuǎn)換器的功耗。

wdz4-t1.gif

2 ADC電路設(shè)計(jì)

2.1 MDAC結(jié)構(gòu)

    MDAC是一種開關(guān)電容電路，實(shí)現(xiàn)了信號(hào)的采樣保持，電壓差的計(jì)算和倍乘。電路主要由開關(guān)、電容陣列和OTA組成。輸入信號(hào)傳輸路徑上的開關(guān)通常采用柵壓自舉開關(guān)以提高信號(hào)線性度。采樣電容和反饋電容均由尺寸相同的單位電容組成，保證了版圖中電容的匹配。OTA的增益決定了余差電壓的精度，OTA的帶寬決定了建立特性，制約著OTA的工作速度。

    傳統(tǒng)的MDAC結(jié)構(gòu)如圖2所示，工作在全差分模式，有著較高的電容匹配精度和轉(zhuǎn)換精度。該結(jié)構(gòu)有效抑制了信號(hào)的偶次諧波。但是全差分電路的電容面積和電路規(guī)模較大，功耗較高。MDAC中的OTA也需要更高的帶寬，驅(qū)動(dòng)更大的電容。由于后級(jí)的噪聲對(duì)等效輸入噪聲的貢獻(xiàn)很小，可以通過縮減采樣電容的大小和數(shù)量，降低OTA的性能，從而降低電路功耗。

wdz4-t2.gif

    由于后級(jí)MDAC對(duì)電容失配和OTA失調(diào)的要求很低，可以改進(jìn)MDAC。簡(jiǎn)化的MDAC結(jié)構(gòu)如圖3所示。通過改變比較器輸出和采樣電容陣列的連接方式，可以減少采樣電容數(shù)量。由于一個(gè)比較器僅控制一個(gè)采樣電容，MDAC并不是工作在全差分模式。電容C0和C0′是半單位電容，通過電壓移位產(chǎn)生對(duì)稱的正參考電壓和負(fù)參考電壓。其他的電容均為單位電容。Φ1和Φ2分別表示采樣相和保持相。MDAC工作的時(shí)序圖如圖4所示。

wdz4-t3.gif

wdz4-t4.gif

    以第三級(jí)MDAC為例說明工作原理。級(jí)精度為4，則n為8。在采樣相，采樣電容均與輸入信號(hào)相連，OTA輸入端的電荷量如下：

wdz4-gs1-6.gif

    在m為奇數(shù)時(shí)可以得到相同的轉(zhuǎn)移函數(shù)，且該轉(zhuǎn)移函數(shù)與電路工作在全差分模式的轉(zhuǎn)移函數(shù)相同。簡(jiǎn)化的MDAC結(jié)構(gòu)使采樣電容數(shù)量減半，MDAC電路的建立速度變快，OTA的設(shè)計(jì)約束條件放寬。電路噪聲和信號(hào)的偶次諧波失真變差，但是并不限制運(yùn)放的整體性能。簡(jiǎn)化的MDAC結(jié)構(gòu)只在第二級(jí)的后級(jí)采用，前兩級(jí)由于對(duì)噪聲和失真要求苛刻，仍采用傳統(tǒng)的全差分MDAC結(jié)構(gòu)。

2.2 OTA設(shè)計(jì)

    OTA是MDAC電路的關(guān)鍵模塊。前級(jí)MDAC中的OTA需要驅(qū)動(dòng)后級(jí)的MDAC和子ADC，所以O(shè)TA的靜態(tài)電流很大，使得OTA成為了ADC中最消耗功耗的模塊。OTA的建立時(shí)間分為非線性擺率時(shí)間和線性小信號(hào)建立時(shí)間。為了更快穩(wěn)定，OTA需要很高的帶寬和足夠的相位裕度。OTA的有限增益導(dǎo)致了余差電壓的誤差。實(shí)際的余差電壓如下：

     wdz4-gs7-8.gif

    式(7)中β是反饋因子，除了采樣電容和反饋電容，還與OTA輸入端寄生電容值有關(guān)?？梢钥闯鲞\(yùn)放的增益越高，余差電壓誤差越小。

    MDAC對(duì)OTA的增益、帶寬、擺率和相位裕度的要求都很高，需要選擇合適的OTA結(jié)構(gòu)。隨著特征尺寸的減小，MOS管的本征增益不斷降低，單極結(jié)構(gòu)很難滿足增益要求。經(jīng)過仔細(xì)分析，本論文采用的OTA結(jié)構(gòu)如圖5所示。第一級(jí)采用簡(jiǎn)單的共源運(yùn)放，提供高輸入擺率。PMOS管作為輸入管，可以消除體效應(yīng)，提供更好的線性度。第二級(jí)為帶增益自舉套筒式共源共柵運(yùn)放。相對(duì)于折疊式結(jié)構(gòu)，套筒式結(jié)構(gòu)的功耗更低。第二級(jí)提供了高增益和高擺率。全差分運(yùn)放需要共模反饋電路穩(wěn)定輸出共模電平。第一級(jí)采用簡(jiǎn)單的連續(xù)時(shí)間共模反饋電路。當(dāng)晶體管M1的電流小于M2的電流，輸出電平升高。流經(jīng)M5的電流增大。由于M4的電流為恒定值，M2的電流減小并逐漸與M1的電流保持一致。輸出共模電平保持穩(wěn)定，反之則反。第二級(jí)采用開關(guān)電容共模反饋電路，如圖6所示。在采樣相，開關(guān)S1閉合，開關(guān)S2斷開，電容C1被參考電壓Vcm和偏置電壓Vb充電。在保持相，開關(guān)S2閉合，開關(guān)S1斷開，電容C1和C2通過電荷重分配穩(wěn)定輸出共模電平。在反饋電壓Vcmfb和偏置電壓Vb8之間增加一個(gè)源隨器隔離反饋電路的噪聲。兩級(jí)運(yùn)放的頻率特性不穩(wěn)定，通過在第二級(jí)輸入和輸出之間接入補(bǔ)償?shù)拇?lián)電容和電阻，引入一個(gè)零點(diǎn)去消除一個(gè)極點(diǎn)。

wdz4-t5.gif

wdz4-t6.gif

2.3 動(dòng)態(tài)偏置電路

    OTA是ADC中高功耗模塊，通過減小OTA的功耗會(huì)顯著優(yōu)化ADC的功耗。由于OTA只在保持相工作，所以其采樣相的功耗是多余的。部分文獻(xiàn)采用開關(guān)運(yùn)放技術(shù)，通過切斷OTA在采樣相的電流來降低功耗[3]。但是這樣運(yùn)放的建立時(shí)間會(huì)增加電流恢復(fù)時(shí)間，限制轉(zhuǎn)換速度。動(dòng)態(tài)偏置技術(shù)是功耗和速度的一種折衷。在采樣相，通過調(diào)整OTA的偏置電壓值，使OTA的靜態(tài)電流減小而不完全切斷。OTA第一級(jí)動(dòng)態(tài)偏置電壓Vb1的產(chǎn)生電路如圖7所示。Φ1和Φ2是兩相不交疊時(shí)鐘。在采樣相，Φ1和Φ3為高，電容C1、C2和C3被分別充電。在保持相，Φ2和Φ4為高，三個(gè)電容被接在一起。其中柵寄生電容Cp不可忽略。在兩個(gè)工作相位，晶體管M1的柵電荷保持恒定。得到采樣相時(shí)的偏置電壓如下：

    wdz4-gs9.gif

    通過調(diào)整電容C2和C3的比率可以得到合適的偏置電壓。該電壓值低于正常工作的偏置電壓，OTA的靜態(tài)電流減小，功耗降低。

wdz4-t7.gif

3 測(cè)試結(jié)果

    本論文設(shè)計(jì)的流水線A/D轉(zhuǎn)換器在0.18 μm混合信號(hào)CMOS工藝下流片，在單電源1.8 V供電，100 MS/s采樣率下測(cè)試，整體功耗為210 mW。

    采用碼密度法測(cè)量A/D轉(zhuǎn)換器的靜態(tài)特性微分非線性（DNL）和積分非線性（INL）。輸入信號(hào)為5 MHz的正弦信號(hào)，在100 MS/s采樣率下進(jìn)行16 M采樣。DNL和INL的測(cè)量結(jié)果如圖8所示。DNL誤差在±0.3 LSB范圍內(nèi)，INL誤差在±2.3 LSB范圍內(nèi)，滿足16位流水線A/D轉(zhuǎn)換器設(shè)計(jì)要求。

wdz4-t8.gif

    在5 MHz正弦輸入條件下，對(duì)輸出信號(hào)進(jìn)行64k采樣并將數(shù)據(jù)導(dǎo)入MATLAB中進(jìn)行快速傅里葉變換(FFT)分析，結(jié)果如圖9所示?？梢缘玫絊FDR為91.9 dB，SNR為74.4 dB，SNDR為74.2 dB，有效位數(shù)(ENOB)為12.04。表1是本論文設(shè)計(jì)的流水線A/D轉(zhuǎn)換器與近年來發(fā)表的參數(shù)相近的A/D轉(zhuǎn)換器的性能對(duì)比?？梢钥闯霰疚腁/D轉(zhuǎn)換器的優(yōu)值（FOM）為0.5 fJ/step，在同類電路中性能出色。

wdz4-t9.gif

wdz4-b1.gif

4 結(jié)論

    本文設(shè)計(jì)了一種基于MDAC優(yōu)化的低功耗16位100 MS/s流水線A/D轉(zhuǎn)換器。采用級(jí)間縮減技術(shù)減小了芯片面積。采用了簡(jiǎn)化MDAC結(jié)構(gòu)，在不影響電路性能的情況下，降低了芯片面積和功耗。設(shè)計(jì)了一種適用于MDAC的高性能OTA，在增益、帶寬和擺率方面都達(dá)到了很高的性能。在OTA中提出了一種動(dòng)態(tài)偏置技術(shù)，進(jìn)一步降低了電路功耗。測(cè)試結(jié)果顯示，流水線A/D轉(zhuǎn)換器的有效位數(shù)達(dá)到了12.04，優(yōu)值為0.5 fJ/step。

參考文獻(xiàn)

[1] BRUNSILIUS J，SIRAGUSA E，et al.A 16b 80 MS/s 100 mW 77.6 dB SNR CMOS pipeline ADC[C].Proc.IEEE ISSCC Dig.Tech.2011：186-188.

[2] CHIU Y，GRAY P R，NIKOLIC B.A 14-b 12 MS/s CMOS pipeline ADC with over 100 dB SFDR[J].Solid-State Circuits，2004，39(12)：2139-2151.

[3] LEE B G，MIN B M，MANGANARO G，et al.A 14-b 100 MS/s pipelined ADC with a merged SHA and first MDAC[J].Solid-State Circuits，2008，43(12)：2613-2619.

[4] PANIGADA A，GALTON I.A 130 mW 100 MS/s pipelined ADC with 69 dB SNDR enabled by digital harmonic distortion correction[J].Solid-State Circuits，2009，44(12)：3314-3328.

[5] DEVARAJAN S，SINGER L，et al.A 16b 125 MS/s 385 mW 78.7 dB SNR CMOS pipeline ADC[C].Solid-State Circuits Conference-Digest of Technical Papers，ISSCC 2009，IEEE International：86-87.

[6] AO K，HE Y，LI L，et al.A 14 bit 100 MS/s pipelined A/D converter with 2b interstage redundancy.Integrated Circuits[C].2014 14th International Symposium on.IEEE，2014：83-86.



作者信息:

楊  龍，王宗民

（北京微電子技術(shù)研究所，北京100076）

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。