最新的“傾斜離子注入”（TII）制程據(jù)稱能夠?qū)崿F(xiàn)比當(dāng)今最先進(jìn)制程更小達(dá)9nm的特征尺寸．．．

美國柏克萊實驗室（Berkeley Lab）的研究人員日前發(fā)表最新的“傾斜離子注入”（tilted ion implantation，TII）制程，據(jù)稱能夠降低制造先進(jìn)芯片的成本、縮短研發(fā)時間，同時實現(xiàn)比當(dāng)今最先進(jìn)制程更小達(dá)的9奈米（nm）特征尺寸。

近年來，隨著芯片制造成本和復(fù)雜度的快速增加，延緩了摩爾定律（Moore’s law）的進(jìn)展，該實驗室的研究結(jié)果顯示利用這項新技術(shù)有望降低芯片的制造成本和復(fù)雜度。 不過，目前還不清楚芯片制造商是否會采用這項技術(shù)。

“我們利用氬離子選擇性地?fù)p壞光罩薄層的某些部份，”在最新一期《IEEE電子組件處理》（Transactions on Electron Devices；TED）發(fā)表研究論文的第一作者Peng Zheng說：“它能自對準(zhǔn)且按照現(xiàn)有壘加光罩的特征傾斜，所以并不存在現(xiàn)有雙微影蝕刻（Litho－Etch－Litho－Etch；LELE）方法的問題。 無法對準(zhǔn)一直是這種LELE途徑的致命傷。 ”

他說，相較于目前在16nm及更先進(jìn)制程節(jié)點廣泛使用的自對準(zhǔn)雙圖案（SADP）微印技術(shù)，這種新途徑能夠?qū)⒊杀窘档?0％，同時提高達(dá)35％的傳輸速率。

“與需要多層沉積和蝕刻制程的SADP相較，這種注入制程非常便宜，”而SADP還需要能夠承受150℃以上處理的相對昂貴材料。

在該研究報告中提及的9nm特征尺寸，意味著TII可用于產(chǎn)生18nm至20nm的間距。 相形之下，臺積電（TSMC）在最近的國際電子組件會議（IEDM）發(fā)表的論文指稱，目前，其7nm制程、M0層的最小間距為40nm。

早在2015年時，柏克萊實驗室就曾經(jīng)向該研究計劃的兩家資助商——應(yīng)用材料（Applied Materials）和Lam Research介紹了這種技術(shù)，同時也在去年的SPIE先進(jìn)微影技術(shù)會議（SPIE Advanced Lithography conference）上展示了原型結(jié)果。

圖1：TII技術(shù)能產(chǎn)生小至9nm的特征尺寸

探索量產(chǎn)應(yīng)用之路

圖2：利用TII途徑（a）沉積薄氧化物和硬式光罩（HM）層，并以微影技術(shù)在HM上印刷特征。 然后，（b）以相反的角度注入氬離子。 蝕刻掉氧化物層的損壞部份，并移除HM（c、d）。 待移除氧化物（e，f）后，再以圖案化的氧化物層作為HM，對其下的IC層進(jìn)行圖案化

由于這種TII技術(shù)使用“相當(dāng)標(biāo)準(zhǔn)的CMOS制程．．．．．． 我很確定有些晶圓廠已經(jīng)對其進(jìn)行了嘗試，因為它比SADP技術(shù)更容易。 不過，由于這個產(chǎn)業(yè)極其競爭，預(yù)計要到順利實現(xiàn)量產(chǎn)之后，他們才會透露相關(guān)細(xì)節(jié)，”他說。

不過，在采用這項技術(shù)以前，都必須先獲得柏克萊實驗室的技術(shù)轉(zhuǎn)移辦公室授權(quán)，目前他們也正在申請專利，他接著說。

至于后續(xù)的研究方向，研究人員正在探索如何使用該技術(shù)圖案化微型孔洞。 他們還將探索如何使用這項技術(shù)協(xié)助放松當(dāng)前在16nm及更先進(jìn)制程節(jié)點使用SADP所要求的嚴(yán)苛設(shè)計規(guī)則。 此外，他們也會繼續(xù)嘗試新材料。

該論文還有兩位值得注意的共同作者——Axcelis首席組件科學(xué)家Laxard Rubin，以及Berkeley副校長Tsu－Jae King Liu，他同時也是FinFET與SADP技術(shù)的共同發(fā)明人。 而第一作者Peng Zheng，最近取得了柏克萊大學(xué)的博士學(xué)位，即將在英特爾（Intel）從事先進(jìn)制程研發(fā)。

至于這項技術(shù)本身，市場觀察機構(gòu)VLSI Research總裁G．Dan Hutcheson評論說：“這絕對是令人印象深刻的研究成果，”但他也指出了幾個可能阻礙該技術(shù)導(dǎo)入的商業(yè)現(xiàn)實。

Hutcheson說，“成本大幅降低，雖然令人印象深刻，但并不足以讓業(yè)界公司“棄舊換新”——只需看看絕緣層上覆硅（SOI）的情況就清楚了。 ”他指的是SOI技術(shù)經(jīng)漫長市場化之路的過程。

此外，“還有許多懸而未決的風(fēng)險問題，例如良率以及對于基底層的損壞程度等，”他并補充說，業(yè)界芯片制造商“在涉及實際建置時，通常會變得很保守。 ”