基準電壓源是集成電路中重要的單元模塊，廣泛應用于各種模擬集成電路、數(shù)字集成電路和數(shù)模混合集成電路中，如A/D、D/A轉(zhuǎn)換器、LDO穩(wěn)壓器和鎖相環(huán)（PLL）等系統(tǒng)[1]，一般要求它具有功耗低、溫度系數(shù)低、電源抑制比高、輸出噪聲小等特點。傳統(tǒng)基準電壓源通常采用“帶隙”技術，由于雙極晶體管的基極-發(fā)射極電壓（Vbe）具有負溫度特性，以及兩個雙極晶體管工作在不同的電流密度下，其基極-發(fā)射極電壓差值具有正溫度特性，對兩者進行相互補償，即可得到零溫度系數(shù)。但是，這種方法需要引入運放，同時為了得到更好的溫度特性，還需對電路進行高階補償[2-4]，這會造成電路設計復雜和電路功耗增加等問題。

　　為解決上述問題，近年很多文獻又提出了非帶隙CMOS基準電壓源[5-9]。參考文獻[6]基于NMOSFET的閾值電壓具有正溫度特性和PMOSFET的閾值電壓具有負溫度特性的原理，提出了一種利用兩者相互補償原理的基準電壓源。然而該電路較為復雜，同時需要兩個啟動電路，且電路中存在電阻，導致面積較大，功耗較高。本文基于MOSFET亞閾值的特性，利用兩個不同閾值電壓的NMOSFET串接產(chǎn)生具有負溫度特性的電壓△Vth與具有正溫度特性的熱電壓VT進行相互補償，提出一種全CMOS的基準電壓源。該基準電壓源具有無需電阻、無需傳統(tǒng)的分立電容、電路結(jié)構(gòu)簡單、溫度系數(shù)小和功耗低等特點。

1 電路設計

　　1.1 △Vth產(chǎn)生電路

　　利用兩個不同閾值電壓的NMOSFET產(chǎn)生具有負溫度特性的電壓[10]，如圖1所示。

　　其中M1和M2工作在亞閾值區(qū)，M1的閾值電壓大于M2的閾值電壓。根據(jù)亞閾值區(qū)I-V特性[5]可得：

　　其中Vth是MOSFET的閾值電壓；I0是MOSFET的特定電流[10]（I0=2·ζ·μn·Cox·VT2）；ζ為亞閾值斜率因子，其典型值在1~3之間；熱電壓VT=kT/q（k為玻爾茲曼常數(shù)，q為電子電量），常溫下為26 mV。

　　如果VDS>>VT或Vth>>ζVT，則式(1)可簡化為：

　　其中Vth1、Vth1和Io1、Io2分別是M1、M2的閾值電壓和特定電流。根據(jù)圖1可以得出：

　　因為M1和M2閾值電壓Vth具有負溫度特性，所以M1和M2閾值電壓的差值△Vth也具有負溫度特性。

　　1.2 VT產(chǎn)生電路

　　圖2中M5~M8工作在飽和區(qū)，M3、M4工作在亞閾值區(qū)。其中M5和M6以及M7和M8分別組成電流鏡的結(jié)構(gòu)，并相互提供偏置電流。通過這兩對電流鏡的相互耦合形成反饋，最終形成穩(wěn)定的電流。同時這種“自偏置”結(jié)構(gòu)也提高了電路的電源抑制比?，F(xiàn)假設M5和M6的寬長比相同，M7和M8的寬長比也相同，并且忽略溝道長度調(diào)制效應，那么最終可以確保電流I3=I4。由于M3工作在亞閾值區(qū)，則根據(jù)式（2）可以得出：

　　根據(jù)式（6）和式（8）可以得到I3與電源電壓無關，因此I4也與電源電壓無關。由于M4也工作在亞閾值區(qū)，所以可以得到：

　　因為M3和M4采用的是相同閾值電壓的NMOSFT，所以特定電流I03=I04，若忽略溝道長度調(diào)制效應，由式(8)和式(9)可以推導出：

　　通過調(diào)整式(10)中的比值，就可以調(diào)整正溫度電壓的系數(shù)。

　　1.3 △Vth與VT補償電路

　　圖3給出了基于△Vth與VT相互補償?shù)腃MOS基準電壓源。該電路包括△Vth產(chǎn)生電路、VT產(chǎn)生電路和啟動電路。其中VT產(chǎn)生電路中的“自偏置”結(jié)構(gòu)又為△Vth產(chǎn)生電路提供穩(wěn)定的偏置電流。

　　根據(jù)式（6）和式（10）可以推導出：

　　。

　　在該基準電壓電路中采用“自偏置”結(jié)構(gòu)，其存在簡并工作點、一個零點和一個正常工作點。為了克服簡并偏置點，在電路中設計了啟動電路。

　　啟動電路由M10、M11和M12組成，其中M12充當電容[11]。當電源上電時，M10和M11導通，由于電流注入到M6，故M6開始導通，隨之電路開始工作，同時M11的電流將對電容M12進行充電，使得M12的源柵電壓逐漸增大到Vdd，此后M10、M11管截止。因此當電路正常工作時，啟動電路幾乎不會消耗功耗。同時，該啟動電路無需采用傳統(tǒng)的分立電容，從而減小了啟動電路的面積。

　2 仿真結(jié)果與分析

　　采用SMIC 0.18 μm CMOS工藝模型，利用Cadence工具對本文設計的電路進行仿真驗證。圖4~圖6為該基準電壓源輸出電壓的溫度特性、電源線性調(diào)整率和電源抑制比的仿真結(jié)果。

　　從圖4中可以得到，輸出基準電壓的溫度系數(shù)為6.7 ppm/℃。

　　仿真結(jié)果表明，電源線性調(diào)整率為0.61%/V(@1.5 V~4 V)，電源抑制比在頻率低于10 kHz的情況下可以達到-68 dB。當電源電壓為1.8 V時，其功耗為1.3 μW。

　　本文所設計的基準電壓源的版圖面積為0.003 3 mm2。表1給出了相關電路的性能比較。從表1可以看出，本文所設計的基準電壓源與其他基準電壓源相比具有較好的溫度特性、較大的電源抑制比、較低的功耗和較小的面積。

　　本文基于兩個MOSFET的閾值電壓差△Vth具有負溫度特性和熱電壓VT具有正溫度特性的原理，提出一種采用兩者相互補償技術的全CMOS基準電壓源。與傳統(tǒng)基準電壓源相比，該基準電壓源具有無需電阻、無需傳統(tǒng)的分立電容、電路結(jié)構(gòu)簡單、功耗低、溫度系數(shù)小和面積小的特點。采用SMIC 0.18 μm CMOS工藝進行設計及仿真，仿真結(jié)果表明，在電源電壓為1.8 V的條件下，輸出電壓為364.3 mV(T=27 ℃)，溫度系數(shù)為6.7 ppm/℃(-40 ℃~+125 ℃)，電源抑制比達到-68 dB@10 kHz，功耗為1.3 μW。

參考文獻

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　　[4] 朱龍飛，莫太山，葉甜春.高電源抑制比低溫漂帶隙基準源設計[J].電子技術應用，2013，39(5)：35-40.

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