0 引言

    隨著工藝特征尺寸的不斷減小，工作電壓不斷降低，節(jié)點電容不斷減小，數字電路中的單粒子瞬態(tài)（Single Event Transient，SET）效應越來越嚴重^[1，2]。單粒子瞬態(tài)來源于中子或者高能質子對集成電路中敏感器件的轟擊。半導體器件中由于重離子轟擊產生的電子空穴對使得晶體管管極的瞬態(tài)電流在集成電路中傳輸并最終在電路的輸出端產生一個有影響的瞬態(tài)電壓。單個瞬態(tài)脈沖能夠從一個器件傳遞到整個系統(tǒng)^[3]，并且SET在沿組合通路傳播的過程中會展寬^[4，5]。因此，對SET脈沖的產生和傳輸特性的研究是必要的。

    本文采用SPICE電路模擬的方法，模擬了SET脈沖在標準CMOS和差分級聯(lián)電壓開關邏輯（Differential Cascade Voltage Switch Logic，DCVSL）這兩種結構中的傳播特性，分別對這兩種結構組成的100級反相器長鏈中的SET傳播進行了研究。分析對比了標準CMOS和DCVSL組成的反相器長鏈在負載和閾值電壓（V_t）不對稱情況下的SET脈沖展寬效應。

1 DCVSL結構概述

    DCVSL是IBM上世紀80年代開發(fā)出來的一類新的CMOS電路。如圖1所示，DCVSL電路中含有兩個互補的nMOS開關結構，并交叉地連接到一對pMOS管的柵極，構成一個有正反饋的差分網絡。下拉網絡PDN1和PDN2采用nMOS器件互相排斥，當PDN1導通時，PDN2關斷；當PDN1關斷時，PDN2導通。

    DCVSL的工作原理如下：假定給定的一組輸入，使PDN1導通而PDN2截止，Out和的初始狀態(tài)為高電平和低電平。PDN1導通，使Out下拉，由于P2和PDN2都關斷，處于高阻狀態(tài)。PDN1必須足夠強使Out低于VDD-VTP，此時P2導通，并開始對充電至VDD，最終將P1關斷。這又使Out放電至GND。

2 模擬實驗設置

    本文中進行SPICE模擬實驗采用的基本結構為100級反相器鏈^[6]，標準CMOS和DCVSL兩種不同結構的反相器鏈結構見圖2和圖3。在本文的研究中，脈沖低電平為0 V，高電平為電源電壓VDD=1.0 V，脈沖寬度均指VDD/2處的寬度。本文中研究的SPICE器件模型來自SMIC的90 nm工藝。nMOS管的寬長比W/L=0.58 μm/0.1 μm，pMOS管的寬長比W/L=0.82 μm/0.1 μm，電源電壓VDD=1.0 V。

    本文中SET脈沖使用的是雙指數電流源的方式來進行模擬，根據式(1)計算出電流值，其中電荷量Q=200 fc，收集時間常數t_a=150 ps，離子軌跡建立時間常數t_b=38 ps^[7，8]，然后將其加在標準CMOS和DCVSL反相器輸出敏感節(jié)點上（即圖2和圖3中的箭頭指向處）。在模擬單端的SET脈沖時，電荷量Q=200 fc，模擬雙端的SET脈沖時，根據電荷的共享原理，電荷量Q=100 fc。其中所有的電流源注入的時間點為500 ps的時刻。SPICE仿真結果見表1。從仿真結果可以看出，注入相同電流的情況下，CMOS和DCVSL單端產生的SET脈沖寬度與脈沖類型有關。在DCVSL雙端注入相同電流時，由于DCVSL是對稱的，產生的SET脈沖寬度差別不大。

3 實驗結果與分析

    首先脈沖展寬的根本原因是反相器上升下降延遲的不相等^[9]。脈沖的展寬量可以用式(2)計算出來，其中t_PLH和t_PHL分別為反相器的上升和下降傳播延遲時間。t_PLH和t_PHL可由式(3)給出，其中k_p和k_n分別為pMOS管和nMOS管的增益因子，C_L為負載電容。

    從式(3)可知，負載和閾值電壓的不對稱都會導致t_PLH和t_PHL的不同，從而引起脈沖的展寬。

3.1 SET脈沖在DCVSL單端的傳播特性

    本組實驗中，SET脈沖只在DCVSL差分輸出的一端引入。圖4給出了“010”和“101”的SET脈沖分別經過兩級CMOS和DCVSL反相器的模擬實驗結果。從仿真結果可以看出，SET脈沖經過兩級CMOS反相器之后依然存在，而經過兩級DCVSL反相器之后，SET脈沖被消除了^[10]，這是因為DCVSL結構的反相器有兩個存儲數據的節(jié)點，當一個節(jié)點受到SET脈沖時，另一個節(jié)點仍然可以存儲正確的數據。這種多節(jié)點保存數據的結構可以提高其抗單粒子瞬態(tài)效應的能力。如果DCVSL差分的兩端都同時受到SET脈沖時，數據就會發(fā)生跳轉，SET脈沖將會一直傳遞下去，無法被消除。但在實際電路中，雙端受到SET的概率比單端要小。

3.2 負載不對稱條件下的脈沖展寬效應

    從第一組實驗中看出，DCVSL反相器單端受到SET脈沖時，通過兩級傳輸之后就會被消除。因此，后面的實驗在DCVSL反相器差分輸出兩端同時施加SET脈沖。本組實驗中在模擬“010”SET脈沖時，令圖2中Codd=6 ff，Ceven=0.01 ff；模擬“101”SET脈沖時，Codd=0.01 ff，Ceven=6 ff。仿真結果如圖5和圖6的曲線1所示，隨著經過的反相器級數增加，脈沖寬度在疊加，從數據上看，每經過10級，脈沖寬度增加30 ps左右。由此可以得到：模擬“010”SET脈沖時，如果Codd大于Ceven，則表現(xiàn)出脈沖的展寬；模擬“101”SET脈沖時，如果Codd小于Ceven，也表現(xiàn)出脈沖的展寬。這與文獻[10]中的結果相符。

    定義最差情況如下：模擬“010”SET脈沖時，令圖3中Codd1=6 ff，Codd2=0.0 1ff，Ceven1=0.01 ff，Ceven2=6 ff；模擬“101”SET脈沖時，Codd1=0.01 ff，Codd2=6 ff，Ceven1=6 ff，Ceven2=0.01 ff。仿真結果如圖5和圖6曲線2所示，SET脈沖在DCVSL反相器鏈的傳播過程中的脈沖展寬效應比CMOS明顯，從數據上來看，每經過10級，脈沖寬度增加130 ps。

    但是，以上的最差情況在實際的電路設計中出現(xiàn)的概率很小，因為在實際使用DCVSL結構設計電路時，DCVSL是對稱的，其差分輸出兩端的負載電容不會出現(xiàn)Codd1與Codd2、Ceven1與Ceven2差別很大的情況，但Codd與Ceven不同是有可能的。因此，定義典型情況如下：模擬“010”和“101”SET脈沖時，令差分輸出兩端的負載電容相同。由于DCVSL反相器是對稱的結構，Codd1=Codd2=6 ff，Ceven1=Ceven2=0.01 ff或者Codd1=Codd2=0.01 ff，Ceven1=Ceven2=6 ff沒有區(qū)別。仿真的結果如圖5和圖6的曲線3所示，“010”SET脈沖寬度保持在一個穩(wěn)定的值487 ps左右，“101”SET脈沖寬度維持在550 ps左右，并沒有出現(xiàn)脈沖的展寬。

3.3 閾值電壓不對稱條件下的脈沖展寬效應

    SMIC90 nm工藝庫中3種工藝角的pMOS閾值電壓的值見表2。

    本組實驗中在模擬“010”的SET脈沖時，設定圖2中Vt_odd=-0.27 V，Vt_even=-0.19 V；在模擬“101”的SET脈沖時，Vt_odd=-0.19 V，Vt_even=-0.27 V。仿真結果如圖7和圖8的曲線1所示，隨著經過的反相器級數增加，脈沖寬度在疊加，從數據上看，每經過10級，脈沖寬度增加15 ps左右。由此可以得到：模擬“010”SET脈沖時，如果Vt_odd絕對值大于Vt_even，則表現(xiàn)出脈沖的展寬；模擬“101”SET脈沖時，如果Vt_odd絕對值小于Vt_even，也表現(xiàn)出脈沖的展寬。這與文獻[10]中的結果相符。

    因此，定義最差情況如下：模擬“010”的SET脈沖時，令圖3中Vt_odd1=-0.27 V，Vt_odd2=-0.19 V，Vt_even1=-0.19 V，Vt_even2=-0.27 V；在模擬“101”的SET脈沖時，Vt_odd1=-0.19 V， Vt_odd2=-0.27 V，Vt_even1=-0.27 V，Vt_even2=-0.19 V。仿真結果如圖7和圖8的曲線2所示， SET脈沖在DCVSL反相器鏈的傳播過程中脈沖展寬效應比CMOS明顯，從數據上來看，每經過10級DCVSL反相器鏈，脈沖寬度增加130 ps。

    但是以上情況在實際的電路中出現(xiàn)的可能性很小，因為DCVSL反相器中的兩個pMOS管相隔很近，不會出現(xiàn)閾值電壓像上述條件的情況。一般情況下，DCVSL反相器中的pMOS管的閾值電壓是相同的。但奇偶反相器的pMOS管閾值電壓可能會有差別。因此，定義典型情況如下：模擬“010”和“101”SET脈沖時，令DCVSL反相器中的pMOS的V_t相等。由于DCVSL反相器是對稱的結構，令圖3 中Vt_odd1=Vt_odd2=-0.27 V，Vt_even1=Vt_even2=-0.19 V或Vt_odd1=Vt_odd2=-0.19 V，Vt_even1=Vt_even2=-0.27 V沒有區(qū)別。仿真的結果如圖7和圖8的曲線3所示，“010”SET脈沖寬度保持在一個穩(wěn)定的值485 ps左右，“101”SET脈沖維持在525 ps左右，并沒有出現(xiàn)脈沖的展寬。

4 結論

    本文利用SPICE模擬手段，研究了SET脈沖在DCVSL單端中的傳播特性。仿真結果表明，單端SET脈沖在經過兩級DCVSL反相器之后會被消除，說明DCVSL結構具有較好的抗單粒子效應的能力。同時模擬了DCVSL的雙端受到SET脈沖，在負載和閾值電壓不對稱條件下的展寬效應。仿真結果表明，在最差情況下，DCVSL的SET脈沖展寬效應比CMOS明顯；在典型情況下，SET脈沖在DCVSL反相器鏈傳播過程中并沒有展寬。說明只要保持DCVSL結構的對稱性，SET脈沖在DCVSL傳播過程中就不會出現(xiàn)展寬效應。本文的實驗結果為以后使用DCVSL設計電路提供了一定的參考。文中只對基本的DCVSL反相器鏈進行了研究，還可以將其延伸到DCVSL結構的其他標準單元中，例如與非門、或非門、異或門等，甚至可以對一些基準電路進行研究。

參考文獻

[1] FERLET-CAVROIS V，MASSENGILL L W，GOUKER P.Single event transients in digital CMOS-A review[J].IEEE Trans.Nucl.Sci.，2013，60(3)：1767-1790.

[2] NAKAMURA H，UEMURA T，TAKEUCHI K，et al.Scaling effect and circuit type dependence of neutron induced single event transient[C].Proc.IEEE Int.Rel.Phys.Symp.，Anaheim，CA，2012：3C.3.1-3C.3.7.

[3] HAMAD G B，HASAN S R，MOHAMED O A，et al.New insights into the single event transient propagation through static and tspc logic[J].IEEE Trans.Nucl.Sci.，2014，61(4)：1618-1627.

[4] FERLET-CAVROIS V，PAILLET P，MCMORROW D，et al.New insights into single event transient propagation in chains of inverters-evidence for propagation-induced pulse broadening[J].IEEE Trans.Nucl.Sci.，2007，54(6)：2338-2346.

[5] WIRTH G，KASTENSMIDT F L，RIBEIRO I.Single event transients in logic circuits-load and propagation induced pulse broadening[J].IEEE Trans.Nucl.Sci.，2008，55(6)：2928-2935.

[6] FERLET CAVROIS V，POUGET V.Investigation of the propagation induced pulse broadening(PIPB) effect on single event transients in SOI and bulk inverter chains[J].IEEE Trans.Nucl.Sci.，2008，55(6)：2842-2853.

[7] ZHOU Q，MOHANRAM K.Gate sizing to radiation harden combinational logic[J].IEEE Trans.Comput.-Aided Design Integr.Circuit Syst.，2006，25(1)：155-166.

[8] NAGPAL C，GARG R，KHATRI S P.A delay-efficient radiation-hard digital design approach using CWSP elements[C].Pro.Design，Automation and Test，Europe Conf.，2008：354-359.

[9] MASSENGILL L W，TUINENGA P W.Single-event transient pulse propagation in digital CMOS[J].IEEE Trans.Nucl.Sci.，2008，55(6)：2861-2871.

[10] CASEY M C，BHUVA B L，BLACK J D，et al.HBD using cascode-voltage switch logic gates for SET tolerant digital designs[J].IEEE Trans.Nucl.Sci.，2005，52(6)：2510-2515.