0 引言

    隨著工藝特征尺寸的不斷減小，工作電壓不斷降低，節(jié)點(diǎn)電容不斷減小，數(shù)字電路中的單粒子瞬態(tài)（Single Event Transient，SET）效應(yīng)越來(lái)越嚴(yán)重^[1，2]。單粒子瞬態(tài)來(lái)源于中子或者高能質(zhì)子對(duì)集成電路中敏感器件的轟擊。半導(dǎo)體器件中由于重離子轟擊產(chǎn)生的電子空穴對(duì)使得晶體管管極的瞬態(tài)電流在集成電路中傳輸并最終在電路的輸出端產(chǎn)生一個(gè)有影響的瞬態(tài)電壓。單個(gè)瞬態(tài)脈沖能夠從一個(gè)器件傳遞到整個(gè)系統(tǒng)^[3]，并且SET在沿組合通路傳播的過(guò)程中會(huì)展寬^[4，5]。因此，對(duì)SET脈沖的產(chǎn)生和傳輸特性的研究是必要的。

    本文采用SPICE電路模擬的方法，模擬了SET脈沖在標(biāo)準(zhǔn)CMOS和差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯（Differential Cascade Voltage Switch Logic，DCVSL）這兩種結(jié)構(gòu)中的傳播特性，分別對(duì)這兩種結(jié)構(gòu)組成的100級(jí)反相器長(zhǎng)鏈中的SET傳播進(jìn)行了研究。分析對(duì)比了標(biāo)準(zhǔn)CMOS和DCVSL組成的反相器長(zhǎng)鏈在負(fù)載和閾值電壓（V_t）不對(duì)稱情況下的SET脈沖展寬效應(yīng)。

1 DCVSL結(jié)構(gòu)概述

    DCVSL是IBM上世紀(jì)80年代開(kāi)發(fā)出來(lái)的一類新的CMOS電路。如圖1所示，DCVSL電路中含有兩個(gè)互補(bǔ)的nMOS開(kāi)關(guān)結(jié)構(gòu)，并交叉地連接到一對(duì)pMOS管的柵極，構(gòu)成一個(gè)有正反饋的差分網(wǎng)絡(luò)。下拉網(wǎng)絡(luò)PDN1和PDN2采用nMOS器件互相排斥，當(dāng)PDN1導(dǎo)通時(shí)，PDN2關(guān)斷；當(dāng)PDN1關(guān)斷時(shí)，PDN2導(dǎo)通。

    DCVSL的工作原理如下：假定給定的一組輸入，使PDN1導(dǎo)通而PDN2截止，Out和的初始狀態(tài)為高電平和低電平。PDN1導(dǎo)通，使Out下拉，由于P2和PDN2都關(guān)斷，處于高阻狀態(tài)。PDN1必須足夠強(qiáng)使Out低于VDD-VTP，此時(shí)P2導(dǎo)通，并開(kāi)始對(duì)充電至VDD，最終將P1關(guān)斷。這又使Out放電至GND。

2 模擬實(shí)驗(yàn)設(shè)置

    本文中進(jìn)行SPICE模擬實(shí)驗(yàn)采用的基本結(jié)構(gòu)為100級(jí)反相器鏈^[6]，標(biāo)準(zhǔn)CMOS和DCVSL兩種不同結(jié)構(gòu)的反相器鏈結(jié)構(gòu)見(jiàn)圖2和圖3。在本文的研究中，脈沖低電平為0 V，高電平為電源電壓VDD=1.0 V，脈沖寬度均指VDD/2處的寬度。本文中研究的SPICE器件模型來(lái)自SMIC的90 nm工藝。nMOS管的寬長(zhǎng)比W/L=0.58 μm/0.1 μm，pMOS管的寬長(zhǎng)比W/L=0.82 μm/0.1 μm，電源電壓VDD=1.0 V。

    本文中SET脈沖使用的是雙指數(shù)電流源的方式來(lái)進(jìn)行模擬，根據(jù)式(1)計(jì)算出電流值，其中電荷量Q=200 fc，收集時(shí)間常數(shù)t_a=150 ps，離子軌跡建立時(shí)間常數(shù)t_b=38 ps^[7，8]，然后將其加在標(biāo)準(zhǔn)CMOS和DCVSL反相器輸出敏感節(jié)點(diǎn)上（即圖2和圖3中的箭頭指向處）。在模擬單端的SET脈沖時(shí)，電荷量Q=200 fc，模擬雙端的SET脈沖時(shí)，根據(jù)電荷的共享原理，電荷量Q=100 fc。其中所有的電流源注入的時(shí)間點(diǎn)為500 ps的時(shí)刻。SPICE仿真結(jié)果見(jiàn)表1。從仿真結(jié)果可以看出，注入相同電流的情況下，CMOS和DCVSL單端產(chǎn)生的SET脈沖寬度與脈沖類型有關(guān)。在DCVSL雙端注入相同電流時(shí)，由于DCVSL是對(duì)稱的，產(chǎn)生的SET脈沖寬度差別不大。

3 實(shí)驗(yàn)結(jié)果與分析

    首先脈沖展寬的根本原因是反相器上升下降延遲的不相等^[9]。脈沖的展寬量可以用式(2)計(jì)算出來(lái)，其中t_PLH和t_PHL分別為反相器的上升和下降傳播延遲時(shí)間。t_PLH和t_PHL可由式(3)給出，其中k_p和k_n分別為pMOS管和nMOS管的增益因子，C_L為負(fù)載電容。

    從式(3)可知，負(fù)載和閾值電壓的不對(duì)稱都會(huì)導(dǎo)致t_PLH和t_PHL的不同，從而引起脈沖的展寬。

3.1 SET脈沖在DCVSL單端的傳播特性

    本組實(shí)驗(yàn)中，SET脈沖只在DCVSL差分輸出的一端引入。圖4給出了“010”和“101”的SET脈沖分別經(jīng)過(guò)兩級(jí)CMOS和DCVSL反相器的模擬實(shí)驗(yàn)結(jié)果。從仿真結(jié)果可以看出，SET脈沖經(jīng)過(guò)兩級(jí)CMOS反相器之后依然存在，而經(jīng)過(guò)兩級(jí)DCVSL反相器之后，SET脈沖被消除了^[10]，這是因?yàn)镈CVSL結(jié)構(gòu)的反相器有兩個(gè)存儲(chǔ)數(shù)據(jù)的節(jié)點(diǎn)，當(dāng)一個(gè)節(jié)點(diǎn)受到SET脈沖時(shí)，另一個(gè)節(jié)點(diǎn)仍然可以存儲(chǔ)正確的數(shù)據(jù)。這種多節(jié)點(diǎn)保存數(shù)據(jù)的結(jié)構(gòu)可以提高其抗單粒子瞬態(tài)效應(yīng)的能力。如果DCVSL差分的兩端都同時(shí)受到SET脈沖時(shí)，數(shù)據(jù)就會(huì)發(fā)生跳轉(zhuǎn)，SET脈沖將會(huì)一直傳遞下去，無(wú)法被消除。但在實(shí)際電路中，雙端受到SET的概率比單端要小。

3.2 負(fù)載不對(duì)稱條件下的脈沖展寬效應(yīng)

    從第一組實(shí)驗(yàn)中看出，DCVSL反相器單端受到SET脈沖時(shí)，通過(guò)兩級(jí)傳輸之后就會(huì)被消除。因此，后面的實(shí)驗(yàn)在DCVSL反相器差分輸出兩端同時(shí)施加SET脈沖。本組實(shí)驗(yàn)中在模擬“010”SET脈沖時(shí)，令圖2中Codd=6 ff，Ceven=0.01 ff；模擬“101”SET脈沖時(shí)，Codd=0.01 ff，Ceven=6 ff。仿真結(jié)果如圖5和圖6的曲線1所示，隨著經(jīng)過(guò)的反相器級(jí)數(shù)增加，脈沖寬度在疊加，從數(shù)據(jù)上看，每經(jīng)過(guò)10級(jí)，脈沖寬度增加30 ps左右。由此可以得到：模擬“010”SET脈沖時(shí)，如果Codd大于Ceven，則表現(xiàn)出脈沖的展寬；模擬“101”SET脈沖時(shí)，如果Codd小于Ceven，也表現(xiàn)出脈沖的展寬。這與文獻(xiàn)[10]中的結(jié)果相符。

    定義最差情況如下：模擬“010”SET脈沖時(shí)，令圖3中Codd1=6 ff，Codd2=0.0 1ff，Ceven1=0.01 ff，Ceven2=6 ff；模擬“101”SET脈沖時(shí)，Codd1=0.01 ff，Codd2=6 ff，Ceven1=6 ff，Ceven2=0.01 ff。仿真結(jié)果如圖5和圖6曲線2所示，SET脈沖在DCVSL反相器鏈的傳播過(guò)程中的脈沖展寬效應(yīng)比CMOS明顯，從數(shù)據(jù)上來(lái)看，每經(jīng)過(guò)10級(jí)，脈沖寬度增加130 ps。

    但是，以上的最差情況在實(shí)際的電路設(shè)計(jì)中出現(xiàn)的概率很小，因?yàn)樵趯?shí)際使用DCVSL結(jié)構(gòu)設(shè)計(jì)電路時(shí)，DCVSL是對(duì)稱的，其差分輸出兩端的負(fù)載電容不會(huì)出現(xiàn)Codd1與Codd2、Ceven1與Ceven2差別很大的情況，但Codd與Ceven不同是有可能的。因此，定義典型情況如下：模擬“010”和“101”SET脈沖時(shí)，令差分輸出兩端的負(fù)載電容相同。由于DCVSL反相器是對(duì)稱的結(jié)構(gòu)，Codd1=Codd2=6 ff，Ceven1=Ceven2=0.01 ff或者Codd1=Codd2=0.01 ff，Ceven1=Ceven2=6 ff沒(méi)有區(qū)別。仿真的結(jié)果如圖5和圖6的曲線3所示，“010”SET脈沖寬度保持在一個(gè)穩(wěn)定的值487 ps左右，“101”SET脈沖寬度維持在550 ps左右，并沒(méi)有出現(xiàn)脈沖的展寬。

3.3 閾值電壓不對(duì)稱條件下的脈沖展寬效應(yīng)

    SMIC90 nm工藝庫(kù)中3種工藝角的pMOS閾值電壓的值見(jiàn)表2。

    本組實(shí)驗(yàn)中在模擬“010”的SET脈沖時(shí)，設(shè)定圖2中Vt_odd=-0.27 V，Vt_even=-0.19 V；在模擬“101”的SET脈沖時(shí)，Vt_odd=-0.19 V，Vt_even=-0.27 V。仿真結(jié)果如圖7和圖8的曲線1所示，隨著經(jīng)過(guò)的反相器級(jí)數(shù)增加，脈沖寬度在疊加，從數(shù)據(jù)上看，每經(jīng)過(guò)10級(jí)，脈沖寬度增加15 ps左右。由此可以得到：模擬“010”SET脈沖時(shí)，如果Vt_odd絕對(duì)值大于Vt_even，則表現(xiàn)出脈沖的展寬；模擬“101”SET脈沖時(shí)，如果Vt_odd絕對(duì)值小于Vt_even，也表現(xiàn)出脈沖的展寬。這與文獻(xiàn)[10]中的結(jié)果相符。

    因此，定義最差情況如下：模擬“010”的SET脈沖時(shí)，令圖3中Vt_odd1=-0.27 V，Vt_odd2=-0.19 V，Vt_even1=-0.19 V，Vt_even2=-0.27 V；在模擬“101”的SET脈沖時(shí)，Vt_odd1=-0.19 V， Vt_odd2=-0.27 V，Vt_even1=-0.27 V，Vt_even2=-0.19 V。仿真結(jié)果如圖7和圖8的曲線2所示， SET脈沖在DCVSL反相器鏈的傳播過(guò)程中脈沖展寬效應(yīng)比CMOS明顯，從數(shù)據(jù)上來(lái)看，每經(jīng)過(guò)10級(jí)DCVSL反相器鏈，脈沖寬度增加130 ps。

    但是以上情況在實(shí)際的電路中出現(xiàn)的可能性很小，因?yàn)镈CVSL反相器中的兩個(gè)pMOS管相隔很近，不會(huì)出現(xiàn)閾值電壓像上述條件的情況。一般情況下，DCVSL反相器中的pMOS管的閾值電壓是相同的。但奇偶反相器的pMOS管閾值電壓可能會(huì)有差別。因此，定義典型情況如下：模擬“010”和“101”SET脈沖時(shí)，令DCVSL反相器中的pMOS的V_t相等。由于DCVSL反相器是對(duì)稱的結(jié)構(gòu)，令圖3 中Vt_odd1=Vt_odd2=-0.27 V，Vt_even1=Vt_even2=-0.19 V或Vt_odd1=Vt_odd2=-0.19 V，Vt_even1=Vt_even2=-0.27 V沒(méi)有區(qū)別。仿真的結(jié)果如圖7和圖8的曲線3所示，“010”SET脈沖寬度保持在一個(gè)穩(wěn)定的值485 ps左右，“101”SET脈沖維持在525 ps左右，并沒(méi)有出現(xiàn)脈沖的展寬。

4 結(jié)論

    本文利用SPICE模擬手段，研究了SET脈沖在DCVSL單端中的傳播特性。仿真結(jié)果表明，單端SET脈沖在經(jīng)過(guò)兩級(jí)DCVSL反相器之后會(huì)被消除，說(shuō)明DCVSL結(jié)構(gòu)具有較好的抗單粒子效應(yīng)的能力。同時(shí)模擬了DCVSL的雙端受到SET脈沖，在負(fù)載和閾值電壓不對(duì)稱條件下的展寬效應(yīng)。仿真結(jié)果表明，在最差情況下，DCVSL的SET脈沖展寬效應(yīng)比CMOS明顯；在典型情況下，SET脈沖在DCVSL反相器鏈傳播過(guò)程中并沒(méi)有展寬。說(shuō)明只要保持DCVSL結(jié)構(gòu)的對(duì)稱性，SET脈沖在DCVSL傳播過(guò)程中就不會(huì)出現(xiàn)展寬效應(yīng)。本文的實(shí)驗(yàn)結(jié)果為以后使用DCVSL設(shè)計(jì)電路提供了一定的參考。文中只對(duì)基本的DCVSL反相器鏈進(jìn)行了研究，還可以將其延伸到DCVSL結(jié)構(gòu)的其他標(biāo)準(zhǔn)單元中，例如與非門(mén)、或非門(mén)、異或門(mén)等，甚至可以對(duì)一些基準(zhǔn)電路進(jìn)行研究。

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