《電子技術應用》
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小型化GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片設計
2016年電子技術應用第7期
郭 蒙1，2，索高華3，霍衛(wèi)濤1，2，劉 莎3
1.中航工業(yè)西安航空計算技術研究所，陜西 西安710068； 2.集成電路與微系統(tǒng)設計航空科技重點實驗室，陜西 西安710068；3.西安翔騰微電子科技有限公司，陜西 西安710068
摘要： 傳統(tǒng)GJB289A總線節(jié)點采用分立器件實現(xiàn)其相應的功能，存在器件種類多、可維護性低、體積大、功耗高等問題，本設計HKS1553BCRT芯片采用SoC技術將微處理器、協(xié)議處理器、存儲器等資源進行片上集成，可大大降低系統(tǒng)功耗（降低為原來的1/8），減少體積（減少為原來的1/4），減輕重量（為原來的1/6），提高系統(tǒng)可靠性，傳輸速率為1~10 Mb/s，滿足機載/防務領域GJB289A總線BC/RT節(jié)點設計要求。詳細闡述了HKS1553BCRT芯片架構、功能定義、工作原理和各個模塊的設計方法，通過多層次、多角度驗證，證明芯片功能性能穩(wěn)定。該芯片已通過定型，成熟度高，集成度、可靠性顯著提高。
中圖分類號： TN492；V243.1
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2016.07.041
中文引用格式： 郭蒙，索高華，霍衛(wèi)濤，等. 小型化GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片設計[J].電子技術應用，2016，42(7)：164-166，170.
英文引用格式： Guo Meng，Suo Gaohua，Huo Weitao，et al. Design of the miniaturization of GJB289A data bus protocol processing SoC chip[J].Application of Electronic Technique，2016，42(7)：164-166，170.
Design of the miniaturization of GJB289A data bus protocol processing SoC chip
Guo Meng1，2，Suo Gaohua3，Huo Weitao1，2，Liu Sha3
1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China； 3.Xi′an Xiangteng Microelectronics Technology CO.，LTD，Xi′an 710068，China
Abstract： Traditional GJB289A bus node adopted separate devices to realize the corresponding function, thre are varieties, low maintainability, large volume, high power consumption,this design of HKS1553BCRT chips using SoC technology will processor, protocol handler on-chip integration of resources such as memory, can greatly reduce the power consumption of the system is reduced to one eighth of the original, reduced size is reduced to a quarter of the original, reduced weight is reduced to one sixth of the original, and improve the system reliability, the transfer rate of 1~10 Mb/s, satisfy design requirements of the airborne/defense GJB289A bus BC/RT node. HKS1553BCRT chip architecture is expounded in detail in this paper, the function definition,working principle and design method of each module,through multi-level, multiangle, prove chip features stable performance, the chip has been finalize the design process, high maturity, high integration, reliability improved significantly.
Key words : GJB289A data bus；HKS1553BCRT SoC chip；high level of integration；reliability

0 引言

    在機載數(shù)據(jù)總線中，GJB289A總線具有很高的可靠性和靈活性，機載航電系統(tǒng)廣泛采用GJB289A總線實現(xiàn)各子系統(tǒng)之間的信息交換，其性能的優(yōu)劣直接關系到整個系統(tǒng)的性能、可靠性和可維護性[1-2]。

    在GJB289A數(shù)據(jù)總線節(jié)點設計時，常見的設計方法是使用“處理器芯片+1553B協(xié)議處理芯片+定時器”的形式。這樣的實現(xiàn)方式導致板間布線及互聯(lián)較復雜，模塊的整體可靠性降低，總線帶寬擴充受限等各種問題[3，4]。本設計采用先進的SoC技術設計了一款智能化、通用化和小型化的GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片[5]，以三代機上現(xiàn)有的24種MBI板卡功能為基礎，綜合新一代武器裝備電子系統(tǒng)小型化、高性能、低功耗、高可靠性需求，按照軍用元器件研制和考核程序要求，在一個芯片中集成了微處理器、1553B協(xié)議處理器，TC計數(shù)器、UART、GPIO等資源，將GJB289A數(shù)據(jù)總線傳輸速率從1 Mb/s提升到10 Mb/s。該芯片功能強大，片上資源豐富，具有集成度高、體積小、功耗低的優(yōu)點，是GJB289A-97總線通信系統(tǒng)機載、防務等應用領域的高性價比解決方案[6]。

1 芯片設計與實現(xiàn)

    綜合系統(tǒng)需求并符合GJB289A總線標準，自主定義并設計一款采用SoC技術的小型化、高速率、集成度高的總線協(xié)議處理芯片。本節(jié)介紹芯片功能定義、架構設計、工作原理，芯片應用表明該芯片功能性能穩(wěn)定可靠。

1.1 芯片功能定義

    HKS1553BCRT芯片采用先進的SoC工藝，整片功耗小于200 mW，采用BGA256陶瓷封裝工藝，集成微處理器、1553B協(xié)議處理器、TC計數(shù)器、UART、GPIO以及片上存儲器，能夠?qū)崿F(xiàn)GJB289A-97（數(shù)字式時分制指令/響應型多路傳輸數(shù)據(jù)總線，對應美國軍標MIL-STD-1553B）中規(guī)定的BC/RT功能，可以支持1~10 Mb/s的數(shù)據(jù)傳輸率，為高速1553B提供支持，并提供多種的主機接口，滿足系統(tǒng)設計需求。芯片主要包含：微處理器、1553B協(xié)議處理器、外部總線控制器（EBC）、雙口存儲器（DPRAM）、靜態(tài)隨機存儲器（SRAM）、實時時鐘（RTC）、看門狗（WDT）、時間間隔計時器（DT）、向量中斷控制器（VIC）、串口控制器（UART）、通用輸入輸出接口（GPIO）、測試接口控制器（TIC）。

    HKS1553BCRT芯片的主要功能特性如下：

    (1)1553B協(xié)議處理器具有完全的MIL-STD-1553B/GJB289A-97雙余度總線控制器（BC）和遠程終端（RT）、且具有BC和RT方式多消息處理能力、可編程中斷機制和內(nèi)部產(chǎn)生中斷機制，其內(nèi)嵌64 KB的雙口存儲器，支持內(nèi)部環(huán)繞自測試。；

    (2)微處理器是通用32位RISC結(jié)構的微處理器，滿足高性能低功耗的要求，其支持ARMv4T指令集(32 bit)和Thumb指令集(16 bit)、嵌入式ICE，支持嵌入式系統(tǒng)調(diào)試，內(nèi)嵌硬件乘法器，且支持AMBA總線架構。

    (3)存儲系統(tǒng)內(nèi)部集成高達64 KB的可配置的DPRAM(雙端口SRAM，簡稱DPRAM)，可編程為8K×16bit、16 K×16 bit或者32 K×16 bit。DPRAM提供8個由硬件支持的信號量，支持2個端口獨立的異步讀寫操作，其內(nèi)部集成2塊獨立的SRAM，容量分別為8 KB和64 KB，外接Flash存儲器，最大可支持2 M×16 bit。

    (4)微處理器工作頻率高達66 MHz；1553B協(xié)議處理器工作時鐘最高可配置為120 MHz；串口控制器采用獨立時鐘輸入，最大支持16 MHz。

    (5)中斷控制器提供13個標準中斷源，外部中斷源電平/沿觸發(fā)可配置；主要包括快速中斷FIQ與標準中斷IRQ，支持向量中斷和非向量中斷。

    (6)主機接口為滿足HKS1553BCRT芯片應用于不同子系統(tǒng)中的需求，主機接口要適應LBE總線、VME總線、PCI/PCIe橋后端總線的要求，具體要求為支持16 bit LBE總線；支持VME總線的從方式的A24/D16、A16/D16單字傳輸規(guī)范；支持PCI橋接器（PCI 9054 C方式16位操作或PCI 9056 C方式16位操作）及支持PCIe橋接器（PEX 8311 C方式16位操作）。

    (7)芯片提供了兩個硬件復位信號，其中TRST#由JTAG調(diào)試工具產(chǎn)生，復位ARM7TDMI處理器的JTAG接口；SYSRESET#為芯片外部輸入信號，復位整個芯片。該芯片支持兩種軟件復位方式，子系統(tǒng)主機訪問特殊地址單元復位該芯片中除RTC、WDT、DT三個計時器之外的邏輯。

    (8)計時控制器提供32 bit實時時鐘(RTC)計數(shù)器，RTC時鐘50 kHz和25 kHz可選，分辨率為20 μs或40 μs可選，16位總線活動看門狗定時器(WDT)，分辨率為100 μs及8位時間間隔計時器(DT)，分辨率為1 ms，誤差為±50 ppm。

    (9)提供8路獨立通用輸入輸出端口（GPIO），每個GPIO端口可單獨編程為輸入、輸出、三態(tài)。

    (10)UART控制器支持2路獨立控制的UART，提供16字節(jié)的接收FIFO和發(fā)送FIFO，波特率可編程，最大支持1 M波特率。

    (11)提供了JTAG接口，支持軟硬件調(diào)試。

1.2 芯片架構設計

    HKS1553BCRT芯片的片上總線采用AMBA(Advanced Micro Chip Bus Architecture)總線，包括高速總線(AHB)和外設總線(APB)等。微處理器、1553B協(xié)議處理器、SRAM、DPRAM、中斷控制器、Flash接口、RTC、DT、WDT和測試接口控制器(TIC)掛接在AHB總線上，串口控制器及通用輸入輸出接口掛接在APB總線上，AHB/APB橋接器可以提供兩種總線之間的訪問控制。GJB289A總線接口SoC架構如圖1所示。

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    AMBA總線將訪問頻率高、訪問速度快的設備（AHB總線）和訪問頻率低、訪問速度慢的設備進行分離，提高了高速設備的效率。

    在進行SoC頂層定義時充分考慮了系統(tǒng)的開放性、應用軟件的可移植性、硬件的可升級性、硬件規(guī)模的可伸縮性和全壽命周期價格的經(jīng)濟性。

1.3 工作原理

    HKS1553BCRT芯片采用SoC片上系統(tǒng)實現(xiàn)，在單芯片上集成微處理器、總線協(xié)議處理器、雙端口存儲器及隨機存儲器等資源，通過專用軟件的配合，完成GJB289A數(shù)據(jù)總線傳輸層協(xié)議和總線接口發(fā)送接收處理，并在片上處理器的控制下，通過雙端口存儲器與主機進行數(shù)據(jù)交換，大大減輕了主機負擔。

    GJB289A數(shù)據(jù)總線數(shù)據(jù)接收處理自下到上包括：變壓器、收發(fā)器、GJB289A數(shù)據(jù)總線協(xié)議處理（傳輸層）、數(shù)據(jù)傳遞（驅(qū)動層）和數(shù)據(jù)處理（應用層）。在物理層，接收端變壓器將總線上的曼徹斯特Ⅱ型編碼進行采集、變壓，然后傳遞給總線收發(fā)器，總線收發(fā)器對信號進行解碼，以協(xié)議處理器可識別的TTL電平信號傳遞給總線協(xié)議處理芯片；在傳輸層，采用專用軟件對消息進行處理，處理過程采用中斷方式實現(xiàn)，滿足總線數(shù)據(jù)處理低延時的需求。向上則在驅(qū)動層軟件的控制下通過雙端口存儲器與應用層進行數(shù)據(jù)交互。

    HKS1553BCRT芯片通過片上處理器控制總線協(xié)議處理器，對子地址進行初始化和控制，芯片實現(xiàn)了總線調(diào)度、錯誤檢測、方式命令處理和數(shù)據(jù)雙緩沖；芯片集成了曼徹斯特編碼錯誤檢查、消息完整性檢查和數(shù)據(jù)長度校驗等功能，每當遠程終端接收到有效指令或總線控制器處理了一條命令，總線協(xié)議處理器通過中斷通知片上微處理器進行協(xié)議處理，包括數(shù)據(jù)的收發(fā)、消息的處理，最終將處理好的消息寫到雙端口存儲器并通知主機CPU進行處理。這種方式大大減少了CPU的載荷，提高了主機系統(tǒng)性能，降低了系統(tǒng)結(jié)構復雜性，在系統(tǒng)設計、應用和測試過程中有重要作用。

1.4 芯片驗證

    本文所設計的GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片已經(jīng)過ATE測試、功能性能測試、協(xié)議符合性測試、系統(tǒng)應用驗證和定型評測，具體測試內(nèi)容及測試結(jié)果如表1所示。

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2 芯片成熟度

    HKS1553BCRT芯片于2008年5月通過定型鑒定，符合機載元器件質(zhì)量等級要求，滿足防務領域?qū)JB289A數(shù)據(jù)總線協(xié)議處理的需求。芯片的順利定型后，能夠?qū)崿F(xiàn)GJB289A數(shù)據(jù)總線通信，在設備中運行狀況良好，性能穩(wěn)定，目前已經(jīng)進入批量生產(chǎn)階段，并已批量應用于航空、航天、彈載和星載領域。HKS1553BCRT芯片與當前國內(nèi)外同類研究、同類技術（產(chǎn)品）的綜合比較：目前國內(nèi)GJB289A數(shù)據(jù)總線接口芯片基本都是通過反向工程仿制國外產(chǎn)品，尚無采用正向設計的國內(nèi)同類產(chǎn)品。國外常用產(chǎn)品主要有UTMC和DDC兩家公司，目前尚未發(fā)現(xiàn)有采用SoC技術的同類產(chǎn)品。選取常見國外元器件對主要功能和技術參數(shù)進行比較，如表2所示。

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    基于HKS1553BCRT的解決方案傳輸速率為1~10 Mb/s，體積為原來的1/4，重量為原來的1/6，功耗為原來的1/8，大大提高了可靠性，與基于國外芯片的解決方案相比，具有明顯的技術和成本優(yōu)勢。

3 總結(jié)

    本設計采用先進的SoC技術，將MBI模塊的主要功能在一個芯片中實現(xiàn)，極大地簡化了系統(tǒng)設計，降低了系統(tǒng)成本，提高了系統(tǒng)可靠性。依據(jù)航空電子系統(tǒng)在元器件功能性能高標準的新型設計的要求，進行了小型化GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片的設計，并經(jīng)過ATE、功能性能、協(xié)議符合性等充分驗證了HKS1553BCRT芯片各個模塊的功能，且通過了系統(tǒng)應用驗證及定型。基于芯片、結(jié)合應用，提出了GJB289A總線SoC芯片應用解決方案，可應用于機載、航天、艦載領域，具有非常廣闊的應用前景。

參考文獻

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