0 引言

    隨著CMOS工藝和集成電路技術(shù)的發(fā)展，電路的微型化給人們的生活帶來(lái)極大的方便，同時(shí)對(duì)高集成度和低功耗等特性提出更高的要求。特別是高集成度問(wèn)題，由于特征尺寸縮小使得單位芯片面積上集成的元件數(shù)目急劇增加，集成電路的特征尺寸已經(jīng)進(jìn)入納米量級(jí)。在超大規(guī)模集成電路(Very Large Scale Integration，VLSI)中，有70%以上的硅片面積用于布線，進(jìn)一步制約集成度的提高^[1]。在納米量級(jí)下，互連線寄生效應(yīng)帶來(lái)的門(mén)延時(shí)、互連線串?dāng)_、功耗增加等問(wèn)題變得更加嚴(yán)重，而多值邏輯(Multi-Valued Logic，MVL)電路的特性為解決這些問(wèn)題提供了新的途徑。多值邏輯突破了傳統(tǒng)二值邏輯信號(hào)取值 “0”、“1”的限制，如多值邏輯最小基的三值邏輯，其信號(hào)可取值“0”、“1”和“2”，因此多值邏輯電路單線信息攜帶量高，空間或時(shí)間利用率充分，有效地降低芯片的布線面積，提高電路的集成度^[2]。

    多值存儲(chǔ)單元存儲(chǔ)信息量高，0.631n位的三值存儲(chǔ)器與n位的二值存儲(chǔ)器存儲(chǔ)的信息量相同^[2]，設(shè)計(jì)相同容量存儲(chǔ)器，需要芯片面積更小，電路功耗更低。但隨著電路集成度的提高，互連線寄生效應(yīng)也來(lái)越明顯，從而將降低利用金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)設(shè)計(jì)的三值存儲(chǔ)器的穩(wěn)定性。然而CNFET化學(xué)性質(zhì)穩(wěn)定、柵壓調(diào)制便捷，以及漏電流小等優(yōu)良特性^[2]，使得它具有取代傳統(tǒng)CMOS工藝的可能。且近年來(lái)，CNFET也逐漸被應(yīng)用到集成電路設(shè)計(jì)領(lǐng)域。本文通過(guò)對(duì)CNFET的物理特性與多值邏輯理論的分析，利用不同閾值電壓的CNFET設(shè)計(jì)三值靜態(tài)SRAM，并分析其功耗及穩(wěn)定性。

1 碳納米場(chǎng)效應(yīng)晶體管

    CNFET是由半導(dǎo)體型單壁碳納米管(Single Walled Carbon Nanotube，SWCNT)構(gòu)成^[3]。單壁碳納米管是由一層石墨稀片沿某一軸向卷成的直徑為納米量級(jí)的中空?qǐng)A柱。SWCNT制造過(guò)程簡(jiǎn)單，其特性取決于沿管軸卷曲的螺旋角。螺旋角可以由手性矢量來(lái)表示，手性矢量是由一個(gè)整數(shù)對(duì)(n，m)來(lái)表示^[3]。根據(jù)n和m的取值情況，可以將碳納米管分為金屬型碳納米管和半導(dǎo)體型碳納米管。當(dāng)n=m或n-m=3i時(shí)，碳納米管為金屬型，其它情況為半導(dǎo)體型，其中i為整數(shù)。碳納米管的直徑D_CNT，可用如下公式^[4]計(jì)算：

其中a₀為石墨稀片中碳-碳鍵長(zhǎng)，通常a₀=0.142 nm。圖1(a)為CNFET的正視圖，與傳統(tǒng)的MOSFET模型類(lèi)似，有柵極、源極、漏極、基極4個(gè)端口。隨著柵極電位的變化，CNFET將導(dǎo)通或截止。圖1(b)為CNFET的俯視圖，柵極下方溝道區(qū)域?yàn)槲磽诫s的本征碳納米管，柵和源/漏極之間為重?fù)诫s碳納米管，以保證導(dǎo)通電阻較小。根據(jù)摻雜物質(zhì)的不同，可以將CNFET分為P型和N型兩類(lèi)。

    本征碳納米管導(dǎo)通的閾值電壓V_th為半帶隙的一階近似，它是直徑的反函數(shù)^[4]：

其中a為碳原子與碳原子之間的距離，通常a=2.49 ，V_π=3.033 eV為碳-碳鍵中的π鍵的鍵能，e為元電荷，D_CNT為碳納米管的直徑。手性矢量為(19，0)的碳納米管直徑為1.487 nm，由公式(2)可知其閾值電壓為0.293 mV。隨著手性矢量的改變，CNFET的閾值電壓也將改變。假定手性矢量中m為零，具有不同手性矢量的兩個(gè)CNFET閾值電壓比為：

    表明CNFET的閾值電壓與碳納米管手性矢量成反比。

2 基于CNFET的單端口三值SRAM單元

    傳統(tǒng)6 T存儲(chǔ)單元中，交叉耦合反相器是存儲(chǔ)邏輯值的基本元件，存儲(chǔ)邏輯值的讀出與寫(xiě)入由讀寫(xiě)控制管來(lái)實(shí)現(xiàn)。存儲(chǔ)單元設(shè)計(jì)需滿足以下基本要求：(a)當(dāng)存儲(chǔ)單元保持?jǐn)?shù)據(jù)，交叉耦合反相器能穩(wěn)定保持邏輯值；(b)當(dāng)存儲(chǔ)單元寫(xiě)入或讀出數(shù)據(jù)，位線的電壓能更新存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)、同時(shí)存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)也能改變位線電壓。類(lèi)比傳統(tǒng)二值存儲(chǔ)單元的設(shè)計(jì)，三值SRAM需包含交叉耦合三值反相器。圖2為三值反相器^[1]，需兩個(gè)電源電壓Vdd和Vddl。定義Vdd對(duì)應(yīng)邏輯值 “2”、Vddl對(duì)應(yīng)邏輯值“1”、接地對(duì)應(yīng)邏輯值“0”。N2管驅(qū)動(dòng)能力弱于N1管和P1管，N2管柵極接Vdd，處于弱導(dǎo)通狀態(tài)。當(dāng)輸入端IN為高電平Vdd時(shí)，N1管導(dǎo)通、P1管關(guān)閉，輸出端OUT放電到0。當(dāng)輸入端IN為Vddl時(shí)，N1和P1管都關(guān)閉，輸出端OUT維持原來(lái)的電平Vddl不變，輸出邏輯值“1”。當(dāng)輸入端IN為0時(shí)，N1管關(guān)閉、P1管導(dǎo)通，輸出端OUT充電到Vdd，輸出邏輯值“2”。

    將兩個(gè)三值反相器交叉耦合，結(jié)合讀寫(xiě)控制管，可得單端口讀寫(xiě)三值SRAM，如圖3所示，可以存儲(chǔ)邏輯值“0”、“1”和“2”。其中一個(gè)反相器連接T1管，另一個(gè)反相器連接T10管，通過(guò)控制T1與T10的柵極電壓來(lái)實(shí)現(xiàn)SRAM的寫(xiě)操作。節(jié)點(diǎn)Q_B通過(guò)T8、T9管和傳輸門(mén)與位線相連，控制傳輸門(mén)的導(dǎo)通與關(guān)閉，讀取三值SRAM節(jié)點(diǎn)Q的數(shù)據(jù)。由式(1)和式(2)可知，N型CNFET中T1和T10的閾值電壓為0.293 V；T2、T7、T9和T11的閾值電壓為0.557 V；T4和T5的閾值電壓為0.428 V。P型CNFET中T3、T6、T8和T12的閾值電壓為-0.557 V。單端口讀寫(xiě)三值SRAM的工作過(guò)程分為3個(gè)階段：數(shù)據(jù)保持、讀取數(shù)據(jù)和寫(xiě)入數(shù)據(jù)階段。數(shù)據(jù)保持階段如下：(a)當(dāng)三值SRAM保持邏輯值“0”，將W、R和W_B、R_B分別接入低電平和高電平，T1導(dǎo)通，T10、T11和T12截止，將交叉耦合的反相器與位線BL斷開(kāi)。由于T4、T5柵極接入Vdd=0.9 V，T4、T5處于常導(dǎo)通狀態(tài)。T2、T6導(dǎo)通，T3、T7截止，則節(jié)點(diǎn)Q和Q_B的電壓分別為0 V和0.9 V。(b)當(dāng)三值SRAM保持邏輯值“1”，交叉耦合的反相器與位線BL斷開(kāi)，由于T4、T5導(dǎo)通，T2、T3、T6和T7截止，則節(jié)點(diǎn)Q和Q_B的電壓都為Vddl=0.45 V。(c)當(dāng)三值SRAM保持邏輯值“2”，交叉耦合的反相器與位線BL斷開(kāi)，由于T4、T5導(dǎo)通，T3、T7導(dǎo)通，T2、T6截止，則節(jié)點(diǎn)Q和Q_B的電壓分別為0.9 V和0 V。

2.1 讀操作

    三值SRAM讀取數(shù)據(jù)的操作過(guò)程如下：在讀取數(shù)據(jù)前將位線BL預(yù)充電到Vddl=0.45 V。(a)當(dāng)SRAM存儲(chǔ)的數(shù)據(jù)為“0”(即節(jié)點(diǎn)Q為“0”)，Q_B節(jié)點(diǎn)電壓為Vdd。此時(shí)，T8管關(guān)閉、T9管導(dǎo)通，控制信號(hào)R和R_B分別為高電平和低電平，使傳輸門(mén)導(dǎo)通。將T9管接地信號(hào)讀取為邏輯值“0”，位線BL的電壓放電到0。(b)當(dāng)SRAM存儲(chǔ)的數(shù)據(jù)為“1”(即節(jié)點(diǎn)Q為“1”)，Q_B節(jié)點(diǎn)電壓為Vddl。此時(shí)，T8、T9管同時(shí)關(guān)閉，控制信號(hào)R和R_B分別為高電平和低電平，使傳輸門(mén)導(dǎo)通。由于T8、T9管的關(guān)閉，位線BL保持原來(lái)的預(yù)充電電壓Vddl不變，讀取的數(shù)據(jù)為“1”。(c)當(dāng)SRAM存儲(chǔ)的數(shù)據(jù)為“2”(即節(jié)點(diǎn)Q為“2”)，此時(shí)，T8管導(dǎo)通、T9管關(guān)閉，控制信號(hào)R和R_B分別為高電平和低電平，使傳輸門(mén)導(dǎo)通。將T8管接Vdd，讀取邏輯值“2”，位線BL被充電到Vdd。圖4為讀操作的HSPICE仿真結(jié)果，與理論分析完全一致，證明了三值SRAM的讀操作功能正確。

2.2 寫(xiě)操作

    SRAM的寫(xiě)操作是將位線BL上的數(shù)據(jù)寫(xiě)入到交叉耦合的反相器中，迫使SRAM節(jié)點(diǎn)Q上的數(shù)據(jù)與BL上的數(shù)據(jù)一致。T2-T4組成的反相器連接T1管，在寫(xiě)入數(shù)據(jù)時(shí)，將T1管關(guān)閉，切斷兩個(gè)反相器的交叉耦合，提高寫(xiě)操作的穩(wěn)定性。寫(xiě)入數(shù)據(jù)的操作過(guò)程如下：當(dāng)W、W_B分別為高電平和低電平時(shí)，位線BL上的數(shù)據(jù)將寫(xiě)入交叉耦合的反相器。W_B為低電平時(shí)T1管關(guān)閉，T2-T4組成的反相器停止工作，切斷兩個(gè)反相器的交叉耦合，使BL上的數(shù)據(jù)更容易寫(xiě)入。當(dāng)數(shù)據(jù)寫(xiě)入完成后，W_B為高電平，T2-T4組成的反相器開(kāi)始工作，兩個(gè)反相器交叉耦合；同時(shí)，W為低電平，使得交叉耦合的反相器與位線BL斷開(kāi)，這樣寫(xiě)入的數(shù)據(jù)得以保持。圖5為寫(xiě)操作的HSPICE仿真結(jié)果，與理論分析完全一致。證明了三值SRAM的寫(xiě)操作功能正確。

3 實(shí)驗(yàn)結(jié)果與分析

    采用斯坦福大學(xué)的32 nm CNFET標(biāo)準(zhǔn)模型庫(kù)^[5]，利用HSPICE對(duì)單端口三值SRAM進(jìn)行仿真。標(biāo)準(zhǔn)模型庫(kù)主要參數(shù)為：電源電壓Vdd=0.9 V和Vddl=0.45 V，物理溝道長(zhǎng)度L_ch=32 nm，本征碳納米管區(qū)彈道散射自由程長(zhǎng)度為L(zhǎng)_geff=100 nm。

3.1 靜態(tài)噪聲容限

    靜態(tài)噪聲容限(Static Noise Margin，SNM)是衡量存儲(chǔ)單元抗干擾能力的一個(gè)重要參數(shù)。靜態(tài)噪聲容限是指存儲(chǔ)單元所能承受的最大直流噪聲信號(hào)的幅值，若超過(guò)這個(gè)值，存儲(chǔ)結(jié)點(diǎn)的狀態(tài)會(huì)發(fā)生錯(cuò)誤翻轉(zhuǎn)^[6]。SNM可以用蝶形曲線來(lái)表示，蝶形曲線是通過(guò)反相器的電壓傳輸特性(Voltage-Transfer Characteristic，VTC)曲線和鏡像的逆變換的電壓傳輸特性曲線繪制得到。圖6是通過(guò)HSPICE仿真得到的蝶形曲線。

    與二值SRAM的蝶形曲線相比，三值SRAM的蝶形曲線具有更多的正方形，最小正方形的對(duì)角線限定三值SRAM的SNM。圖3中T1管不是反相器中的一部分，而是在數(shù)據(jù)通過(guò)T10管寫(xiě)入時(shí)，控制兩個(gè)反相器交叉耦合與否，確保數(shù)據(jù)有效寫(xiě)入，提高三值SRAM的穩(wěn)定性和SNM。三值SRAM的數(shù)據(jù)通過(guò)T8和T9管讀出，讀操作過(guò)程中三值SRAM的信號(hào)并未與位線相連，而是利用存儲(chǔ)的信號(hào)控制T8和T9管的導(dǎo)通和關(guān)閉，實(shí)現(xiàn)數(shù)據(jù)的輸出。避免位線上的電壓影響存儲(chǔ)節(jié)點(diǎn)的狀態(tài)，提高三值SRAM的穩(wěn)定性。因此，單端口三值SRAM既提高寫(xiě)入數(shù)據(jù)的穩(wěn)定性也提高讀取數(shù)據(jù)的穩(wěn)定性。

    碳納米管器件物理特性取決于：碳納米管的直徑、碳納米管之間的間距和柵極下碳納米管的數(shù)量，這些參數(shù)的變化將對(duì)CNFET電路的特性產(chǎn)生很大的影響，而CNFET柵氧化層厚度和溝道長(zhǎng)度的工藝偏差產(chǎn)生的影響則很小，可以忽略^[7]。實(shí)驗(yàn)中對(duì)碳納米管的直徑和碳納米管之間寬度的工藝偏差進(jìn)行蒙特卡羅仿真，它們服從偏差為10%的高斯分布。

3.2 功耗與延時(shí)

    通過(guò)對(duì)三值SRAM的延遲和功耗進(jìn)行分析。表1給出了本文提出的三值SRAM的讀寫(xiě)延時(shí)及存儲(chǔ)功耗，并與文章[8]的相應(yīng)數(shù)據(jù)進(jìn)行對(duì)比。由表1可以發(fā)現(xiàn)本文所提出的三值SRAM的寫(xiě)延時(shí)比文章[8]至少減少24%，而讀延時(shí)至少減少36%。表中“—”是由于本文讀操作時(shí)，位線BL預(yù)充電到“1”，而文章[8]對(duì)應(yīng)的預(yù)充電為“2”，故此處無(wú)讀延時(shí)。表1同時(shí)給出了存儲(chǔ)邏輯電平時(shí)消耗的平均功耗，當(dāng)三值反相器輸出端邏輯值變化到“0”時(shí)，N2和N1管分別傳輸?shù)腣ddl和接地0之間存在輸出競(jìng)爭(zhēng)；同理，當(dāng)三值反相器輸出端邏輯值變化到“2”時(shí)，N2和P1管分別傳輸?shù)腣ddl和Vdd之間存在輸出競(jìng)爭(zhēng)，導(dǎo)致了三值SRAM存儲(chǔ)邏輯值“0”和“2”的功耗較高的結(jié)果。

4 結(jié)論

    本文利用碳納米管的多閾值特性，設(shè)計(jì)了一種三值單端口SRAM單元。該單元相比二值SRAM不僅提高了存儲(chǔ)信息密度，而且減少了芯片布線面積；采用隔離和切斷交叉耦合技術(shù)，提高了讀寫(xiě)數(shù)據(jù)的穩(wěn)定性。HSPICE仿真結(jié)果表明，三值SRAM單元讀寫(xiě)功能正確，與MOSFET的三值SRAM相比，存儲(chǔ)邏輯值消耗的平均功耗降低且工作速度提高。蒙特卡羅仿真驗(yàn)證，三值SRAM的SNM較大，且工藝偏差對(duì)電路的穩(wěn)定性影響較小?；贑NFET的單端口三值SRAM單元設(shè)計(jì)為大容量存儲(chǔ)器的設(shè)計(jì)提供了方向。

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