0 引言

　　隨著當前通信系統(tǒng)集成度的不斷提高，功放高效率、低功耗的要求顯得越來越重要。傳統(tǒng)模擬功放為了保證放大信號的線性性能，必須工作在線性區(qū)域，這大大限制了其效率性能。而基于△∑調制器(DSM)的數字功放[1]通過將數字信號轉換為脈沖信號，驅動晶體管工作在飽和開關狀態(tài)，能夠大大提升功放的效率。數字功放結構圖如圖1所示。

　　通過開關工作，數字功放理論上能夠獲得100%的效率。但在實際電路中，當前端DSM的輸出驅動電平發(fā)生躍變時，開關功放會消耗一定能量對電路中的電容進行充放電，從而影響數字功放的效率[2]。為了降低數字功放的切換損耗從而提升高頻場合下的功放效率，需要盡量減少DSM輸出的切換頻率。本文利用電力電子系統(tǒng)中的滯環(huán)比較控制思路，結合DSM結構提出了一種新的量化策略。該策略下DSM量化器通過記憶前一時刻的量化輸出，實時更新當前的量化門限值，從而在不改變DSM硬件結構的前提下有效降低DSM輸出的切換速率。

1 DSM量化策略

　　圖2所示為DSM的原理框圖[3]。

　　V(z)=Hu(z)U(z)+He(z)E(z)(1)

　　其中，Hu(z)為信號傳遞函數，He(z)為噪聲傳遞函數。根據DSM的結構，減少DSM輸出切換頻率的一個直接方法是降低過采樣率。降低過采樣率時，為了保證帶內SNR性能，需要相應地提高DSM階數。但無論是降低過采樣率還是提高DSM階數，都會改變DSM的環(huán)路濾波器結構。為了在不改變DSM硬件結構的前提下實現對輸出切換頻率的控制，考慮改進量化器的量化策略?，F有的DSM結構中，量化器采用固定門限量化策略。對于單比特量化情況：

　　if(Y(n)>=0)

　　V(n)=1；

　　else

　　V(n)=-1；

　　end

　　1.1 單比特DSM的可變門限量化策略

　　在電力電子系統(tǒng)中，為了解決比較器輸入接近門限值時出現“振鈴”現象，往往采用滯環(huán)比較器[4-5]，其基本特征是比較器采用不同的正、反向比較電壓。借鑒滯環(huán)比較思路，提出一種可變門限的DSM量化策略：

　　if(Y(n)>=-HV(n-1))

　　V(n)=1；

　　else

　　V(n)=-1；

　　end

　　其中遲滯指數H>0。在可變門限量化策略下，量化門限由固定值變?yōu)榕c前一時刻量化輸出相關的值。假如前一時刻量化輸出為1(-1)，則當前時刻量化器輸入值必須小于-H(大于H)其輸出才會發(fā)生改變。相比固定門限量化策略，可變門限策略下量化器輸入需要變化更大的值才能最終引起輸出發(fā)生變化。因此采用可變門限策略可以降低DSM輸出的切換頻率。

　　圖3為單比特量化示意圖，陰影部分代表量化誤差。固定門限量化策略下，量化器前一時刻輸出為1時，量化誤差面積為：

　　S=S1+S2+SOAB+SOCD(2)

　　可變門限量化策略下對應的量化誤差面積為：

　　S′=S1+S2+SOAB+SOCD (3)

　　注意到對稱性，相比固定門限，可變門限量化策略下量化誤差的總面積增加：

　　?駐S=S′-S=(SOAB-SOCD)-(SOAB+SOCD)=H2(4)

　　公式(4)表明，相比固定門限量化，可變門限量化策略下DSM輸出在切換頻率減小的同時SNR性能會有一定程度的下降。

　　1.2 多比特DSM的可變門限量化策略

　　進一步根據公式(2)可以概括電平量化下可變門限策略的量化方案為：

　　假設固定門限量化策略下量化門限值為QL=[Q1，Q2，…，Qn，…，QN-1](-1<Qn<1，1≤n≤N-1)。則在可變門限策略下，若前一時刻的輸出為V(n-1)>Qn，則當前時刻下的量化門限變化為：Q=(Q1-H，Q2-H，…，Qn-H，…，QN-1+H)。

　　容易驗證，當N=2時，上述的量化方案與式(2)一致。

　　如圖4所示，對于固定門限量化策略，2 bit DSM的量化門限為[-2/3，0，2/3]。而在可變門限策略下，根據前一時刻的量化輸出，多電平DSM門限值實時地進行更新。與單比特情況類似，容易推出2 bit可變門限策略下量化誤差總面積增加量為3H2。

2 仿真結果

　　前面通過理論定性分析了可變門限策略下DSM輸出序列的切換頻率及其SNR變化情況，下面進行仿真驗證。不失一般性，這邊考慮基于CRFB結構的4階帶通DSM[6]，輸入為35 MHz單音信號，系統(tǒng)采樣頻率為400 MHz。

　　2.1 遲滯指數范圍

　　為了保證DSM調制器的穩(wěn)定性，首先分析不同輸入幅度下允許的最大遲滯指數。

　　圖5所示為DSM處于穩(wěn)定和失穩(wěn)時的輸出序列頻譜。比較兩種情況，可以看到失穩(wěn)時DSM序列頻譜的帶內噪聲成型已經不可見，并且?guī)獾男盘栔C波和雜散幅度迅速增大。因此以DSM輸出序列頻譜的帶內SNR指標作為穩(wěn)定性判據，以分析不同輸入幅度下允許的最大遲滯指數。

　　分析圖6仿真結果：在固定H_inf下，輸入單音信號幅度增加，系統(tǒng)的穩(wěn)定性下降，對應此時量化器允許的最大遲滯指數整體上呈現下降趨勢；另一方面，H_inf取值越小，對應DSM結構越穩(wěn)定。因此相同輸入幅度下，H_inf越小，量化器允許的遲滯指數越大。與H_inf類似，量化電平數越多DSM的穩(wěn)定性越好[3]。因此2 bit量化下的最大穩(wěn)定遲滯指數整體上要大于單比特量化。

　　2.2 平均切換頻率性能

　　下面在系統(tǒng)穩(wěn)定前提下仿真分析DSM輸出序列的切換頻率指標。根據參考文獻[2]，定義平均切換頻率fav：

　　fav=1/Tav=Ntr×fs/N(5)

　　其中，fs為系統(tǒng)采樣頻率；N為序列時鐘周期數；Ntr為高低電平間的切換次數，反映脈沖序列中的脈沖總數。仿真中遲滯指數取為[0，0.2，0.4，0.6]。

　　不同遲滯指數下的fav比較如圖7所示。遲滯指數越大，則量化器輸入需要變化更大的值才能最終引起輸出發(fā)生變化，對應DSM輸出序列的fav越小。注意到2 bit量化情況下，當遲滯指數為0.6、幅度為0.4時，此時DSM輸出序列的fav反而增大。這是由于DSM實質是一個負反饋系統(tǒng)，當信號幅度較小且遲滯指數較大時，相比2 bit固定門限量化策略，可變門限策略下量化器由于遲滯作用輸出電平在±1/3之外還將引入±1，從而使得此時DSM輸出序列的fav增加。

　　2.3 帶內信噪比性能

　　根據前面分析，遲滯指數越大，量化誤差也越大。因此隨著遲滯指數增大，DSM輸出序列的帶內SNR逐漸下降，仿真結果如圖8所示。

　　根據表1、2的定量分析結果，相比固定門限策略，當H=0.2時，單比特和2 bit量化下fav分別減少23.7%和19.7%，此時帶內信噪比分別只下降了1.8 dB和3.6 dB；當H為0.6時，單比特和2 bit量化下帶內信噪比分別下降了11.6 dB和8.3 dB，此時fav分別減少52.9%和34.5%。

3 結論

　　本文利用滯環(huán)比較控制思路，在DSM調制器中提出了一種可變門限的量化策略，并通過理論和仿真分析了該策略下DSM輸出序列的平均切換速率fav以及帶內SNR性能。結果表明，相比固定門限量化策略，可變門限量化策略通過設置合適的遲滯指數，在帶內SNR性能下降有限的情況下能夠顯著的降低DSM輸出序列的平均切換頻率。因此，基于本策略的DSM調制器可以有效減少高頻應用場合下數字功放的切換損耗，從而提升功放整體效率。另一方面，考慮到本文策略下DSM輸出序列平均切換頻率降低是以犧牲一定的帶內SNR性能為代價，考慮利用遺傳算法[7]、文化算法[8]等進化策略優(yōu)化遲滯指數H，從而在fav與SNR之間獲得一個最優(yōu)平衡是下步工作的方向。

參考文獻

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