摘 要： 設計了一種基于零點優(yōu)化的低功耗ΣΔ調制器，該結構不需要傳統(tǒng)ΣΔ調制器中的數(shù)字抵消邏輯部分，可以采用低增益的運算放大器（OTA），減小了設計難度。此外，設計的調制器中積分器的輸出擺幅大大減小，積分器的非理想特性得到了抑制。通過優(yōu)化零點位置，增加了調制器的穩(wěn)定性和動態(tài)范圍，信噪比和未進行零點優(yōu)化相比得到了大大提高。設計的調制器采用0.35 μm CMOS工藝仿真實現(xiàn)，仿真結果表明，在帶寬為500 kHz、過采樣為16 Mb/s時，信噪比達到90.9 dB, 功耗僅為3.78 mW。

　　關鍵詞： 低失真；數(shù)字抵消邏輯；非理想特性；調制器；信噪比

　　模數(shù)轉換器（ADC）作為模擬電路和數(shù)字電路的接口，其精度和速度對系統(tǒng)的性能起到了決定性作用。隨著通信產品、電腦產品、消費類電子產品的飛速發(fā)展，系統(tǒng)對ADC的要求也與越來越高。

　　在眾多ADC中，ΣΔADC能很好地折衷速度和精度，減少了其中模擬部分的精度，得到了廣泛的應用[1]。在一些應用中[2]，由于采樣頻率受到了限制，為了達到高精度，不得不使用高階調制器。但是單環(huán)高階調制器具有潛在的不穩(wěn)定性，雖然級聯(lián)結構通過級聯(lián)多級低階達到了高階穩(wěn)定的效果，得到了廣泛的應用。但是級聯(lián)結構需要數(shù)字抵消邏輯模塊，來抵消前級產生的量化噪聲，以實現(xiàn)高階整形效果。因此對數(shù)字和模擬部分的匹配精度要求很高，為了達到高精度，調制器必須使用高增益，寬帶寬，寬擺幅，大擺率的運算放大器OTA，但這樣會增加系統(tǒng)的功耗和復雜度。

　　本文設計了一種基于零點優(yōu)化的低功耗ΣΔ調制器，該結構對各級量化噪聲高階整形，不再需要傳統(tǒng)ΣΔ調制器中的數(shù)字邏輯抵消部分，降低了數(shù)字模擬部分的匹配要求。此外，本文設計的調制器能減小各級的輸出擺幅，提高了穩(wěn)定性和動態(tài)范圍。通過優(yōu)化零點位置，信噪比和未進行零點優(yōu)化的情況相比得到了很大地提高。

1 基于零點優(yōu)化的調制器

　　本文設計的基于零點優(yōu)化的ΣΔ調制器如圖1所示。

　　其傳輸函數(shù)為：

　　從式（1）可以看出，輸出的第一項和第二項與傳統(tǒng)級聯(lián)結構一致，第三項表明E1不止被NTF1整形，還額外乘了(1-STF2)。

　　理論上，如果使得STF2=1,可以抵消第一級的量化噪聲，然而這在實際中難以實現(xiàn)。該結構的關鍵在于選擇第二級的信號傳輸函數(shù)，使得1-STF2能對E1進行整形。對于本文設計的調制器系統(tǒng)：

　　則

　　因此輸出對E1也進行4階噪聲整形。從式(3)可以看出，和傳統(tǒng)的級聯(lián)結構相比，第二級的量化噪聲沒有被抵消，而是進行了4階整形。優(yōu)點在于該結構不需要傳統(tǒng)的數(shù)字抵消邏輯部分。因此不存在數(shù)字模擬部分失配的問題[3]，OTA的設計變得更加簡單。缺點在于增加了總的量化噪聲，信噪比減小了3 dB。

2 零點優(yōu)化

　　本文設計的調制器中，因為第一級積分器處理的信號不是傳統(tǒng)級聯(lián)結構中的E1,使得調制器的動態(tài)范圍有所減小。通過調整K的值，可以使得NTF的零點分布在帶寬內偏移直流處，從而進行零點優(yōu)化[4]?？梢蕴岣呦到y(tǒng)的動態(tài)范圍和信噪比。

　　在MATLAB/Simulink下通過行為級仿真，發(fā)現(xiàn)在K=0.05時，可以使調制器達到最大的動態(tài)范圍，信噪比達到95.1 dB（如圖2所示），比未經過零點優(yōu)化提高近10 dB。此外，由于第一級采用了低失真結構，從圖 3可以發(fā)現(xiàn)除最后一個積分器外，輸出擺幅都不到0.5 V。和傳統(tǒng)的級聯(lián)結構相比，積分器的擺幅大大減小，降低了功耗。

3 調制器參數(shù)選取及電路設計

　　采樣電容會產生熱噪聲（又稱為KT/C噪聲），為了減小熱噪聲需要采用較大的采樣電容。運算放大器的熱噪聲主要來源于輸入差分對和電流源管的溝道熱噪聲[1]。當Cs=2.4 pF時，

　　放大器有限增益以及輸入寄生電容使采樣電容上的差分信號對應的電荷不能完全轉移到積分電容，引起積分泄露，考慮運算放大器的有限增益后，一階積分器傳輸函數(shù)可表示為：

　　其中，u為OTA增益的倒數(shù)，g為所設計積分器的增益。從(5)可以看出，由于運算放大器的增益有限，傳輸函數(shù)的極點發(fā)生偏移。增加了帶內噪聲，帶內噪聲可表示為關于u的函數(shù)。對于單環(huán)L階調制器，加入OTA的有限增益影響后，其帶內噪聲可表示為:

　　式(6)中第一部分即為量化噪聲，第二部分所示為運算放大器的有限增益引入的噪聲。本文所采用的結構對第一級和第二級的量化誤差均進行4階噪聲整形，所以積分器泄露對它的影響很小，這與4階單環(huán)的影響一致，行為級仿真發(fā)現(xiàn)，對于本文設計的結構，當OTA增益大于30 dB時，積分器泄露對調制器的影響很小；而對于傳統(tǒng)級聯(lián)結構，則需要OTA的增益大于70 dB，才能減小積分器泄露的影響（如圖4所示）。設計中通常留有一定的裕度，因此本設計中OTA的直流增益定位為40 dB。

　　ΣΔ調制器中積分器的建立時間和精度由其中OTA的單位增益帶寬和增益決定，為了保證積分器能在半個周期內完全建立，必須在小于半個時鐘周期內建立，且精度達到99.9%，據此，本文設計目標定為90 MHz。電路設計中的參數(shù)選取和各參數(shù)對噪聲的影響總結如表1所示。

　　由于對增益要求不高，為節(jié)省功耗采用單級結構，此外，采用增益增強和電流鏡來增加增益和帶寬，采用AB類輸出增大OTA的擺率。本文設計的OTA如圖5所示。

　　其增益為：

　　從式(7)可以看出，增益提高了1/(1-k)倍，調整k的大小，可以改變其增益。和普通的單級放大器相比，A點的阻抗和寄生電容都增大，因而極點位置降低。為了保證足夠的相位裕度，非主極點必須大于3倍GBW，即要求

　　通過式(8)可以得到OTA能達到的最大增益。由于調制器自身也需要非交疊時鐘，開關電容電路不需要消耗額外的靜態(tài)功耗，因此采用開關電容的共模反饋電路，值得注意的是，共模反饋環(huán)路的GBW必須大于主放大器的GBW。因此要求gm5必須大于gm1[5]。

　　本文折衷了增益和帶寬，選取k=0.8，B=9。仿真結果顯示OTA的直流增益為42 dB，單位增益帶寬為108 MHz（負載為3.1 pF），相位裕度為62°，擺率為121 V/μs，均滿足設計要求。在3.3 V電源供電條件下功耗僅為0.75 mW。

　　在預放大器前，通過一個開關電容網絡實現(xiàn)輸入信號和第一級兩個積分器輸出之間相加，由于預放大器一般采用二極管連接的放大結構，輸入管柵漏之間電容（Cgd）的存在，使得上一個周期的求和結果會影響到下一個周期，求和結果會出現(xiàn)偏差，需要每個周期對其刷新[7]。本文設計的求和加法器如圖6所示，Ck1相求和，Ck2相，預放大器的輸入輸出短接，對Cgd放電，消除Cgd上存儲電荷對求和結果的影響，實現(xiàn)高精度求和。

　　本文采用的比較器中采用的是一種高速高精度低功耗的動態(tài)比較器[6]。在16 MHz時鐘下，遲滯小于10 mV，建立時間僅為3 ns，滿足行為級仿真要求。

　　為了避免信號相關性，設計了一種新的量化反饋方式，如圖7，2.4 pF的采樣電容和8個0.3 pF的單位電容分別處理輸入信號和兩級量化器的反饋信號。

　　由于采用了多位量化，為了抑制ADC的非線性，本文采用了DWA技術[8]。

4 仿真結果

　　本文所設計的調制器采用0.35μm CMOS工藝實現(xiàn)。標準采樣頻率為16 Mb/s，帶寬為500 kHz。過采樣率為16 Mb/s。采用Cadence進行多工藝角驗證，并且在電源電壓在3 V~3.6 V，溫度在-40 ℃~75 ℃時調制器能正常工作，信噪比和動態(tài)范圍均能保持相近水平。當輸入正弦信號頻率為39 kHz，幅度為-3 dBFS時的輸出PSD如圖8所示，結果表明，設計的調制器能達到90.9 dB的SNDR(14.8 bit的有效精度)。

　　本文設計了一種基于零點優(yōu)化的低功耗ΣΔ調制器，該結構不需要傳統(tǒng)ΣΔ調制器中的數(shù)字抵消邏輯部分，可以采用低增益的運算放大器(OTA)，減小了設計難度。此外，本文設計的調制器中積分器的輸出擺幅大大減小，積分器的非理想特性得到了抑制。通過優(yōu)化零點位置，增加了調制器的穩(wěn)定性和動態(tài)范圍，信噪比和未進行零點優(yōu)化的情況相比得到了很大地提高。電路通過0.35 μm標準CMOS工藝仿真驗證，結果表明，調制器最高能達到15 bit的分辨率，功耗為3.78 mW。 結果表明，該結構非常適合應用于寬帶寬、高精度、低壓低功耗環(huán)境。

參考文獻

　　[1] Norsworthy S， Schreier R，Temes G. Delta-Sigma data converters:theory, design, and simulation[M]. NY: IEEE Press, 1996.

　　[2] Silva J， Moon U， Steensgaard J. et al. Wideband lowdistortion delta-sigma ADC topology[J]. Electronics Letters, 2001，37（12）：737-738.

　　[3] Maghari N, Kwon S, Temes G，C. et al. Sturdy-級聯(lián)delta-sigma modulator[J]. Electron. Lett., 2006(42):1269-1270.

　　[4] Schreier R. An empirical study of high-order single-bit delta-sigma modulators[J]. IEEE Transactions on Circuits System II, 1993，40(8)：461-466.

　　[5] Sansen W M C. Aanlog design essentials[M]. Spring Press, 2006.

　　[6] Yin G M, Eynde F O，Sansen W. A high-speed COMS comparator with 8-bit resolution[J]. IEEE Journal Solid-State Circuits, 1992（27）：208-211.

　　[7] Sandner C, Clara M. A. A 6-bit 1.2-GS/s low-power flash-ADC in 0.13-μm Digital CMOS[J]. IEEE Journal Solid-State Circuits, 2005，40（7）：1499-1505.

　　[8] Baird R T，F(xiàn)iez T. Linearity enhancement of multibit A/D and D/A converters using data weigthed averaging[J]. IEEE Transaction on Circuits System. II, 1995，42（12）：753-762.