隨著技術(shù)不斷進步，市場對設(shè)備秏電量的要求也越來越嚴(yán)格。小至移動裝置、大到資料中心，低秏電的要求已經(jīng)對半導(dǎo)體生態(tài)系統(tǒng)產(chǎn)生龐大壓力。不僅既有的設(shè)計及架構(gòu)需重新考量，應(yīng)用的技術(shù)及驗證方法需改變，甚至對結(jié)果的預(yù)期也需重新調(diào)整。即使如此，電力的問題還是如影隨形，無法輕易解決。

　　據(jù)Semiconductor Engineering網(wǎng)站報導(dǎo)，在過去，常面對的電源問題不外乎漏電流(current leakage)、電遷移(electromigration)、靜電放電(electrostatic discharge)、電阻電容延遲(RC delay)或設(shè)計不良而縮短電池壽命等。而這些問題均由大型且復(fù)雜的工程團隊負(fù)責(zé)處理。即使問題無法緩解，最后仍可要求制造廠調(diào)整制程解決。

　　不過在55納米制程躍升為物聯(lián)網(wǎng)(IoT)設(shè)備主流后，及芯片設(shè)計要求運用多核心的趨勢下，待解決的電力范疇常高達數(shù)百項，設(shè)計工程師不得不提升電源技術(shù)復(fù)雜度因應(yīng)。

　　同時，制造端也不似過往可輕易調(diào)整制程解決電源問題。為此，晶圓廠已嘗試運用包括減少導(dǎo)線間閘極氧化層(Gate Oxide)，或在16及14納米制程增加動態(tài)電力密度，甚至采用更大型、更昂貴的次世代制程因應(yīng)越趨復(fù)雜的設(shè)計，以解決秏電問題。

　　據(jù)國際半導(dǎo)體技術(shù)發(fā)展藍圖(ITRS Roadmap)估測，當(dāng)制程從45納米降至10納米，芯片效能將提升1.3倍，而耗電將減少4.5倍，電晶體的數(shù)量也能增加1倍。不過，這樣的推估顯然過于樂觀。欲解決電力與效能問題，各個方面均需做出調(diào)整。

　　電力與效能是一體二面。在過去，效能達標(biāo)后電力設(shè)計即使不符要求，最后問題總能解決。但自從智能型手機出現(xiàn)，情況開始改觀。一般來說，電力設(shè)計需考量四項重點，包括密度(熱平衡)、輸送(尖峰管理)、漏電(閑置耗電)及壽命(可靠性)等，而調(diào)整設(shè)計架構(gòu)(Architecture)效果較為顯著。

　　舉例來說，在思考架構(gòu)時就需將電源納入考量，并與后續(xù)設(shè)計做整合。同時，設(shè)計端也需對應(yīng)架構(gòu)的變化據(jù)以調(diào)整并降低秏電。

　　此外，設(shè)計上也可采用近臨界(Near-Threshold)或次臨界(Sub-Threshold)技術(shù)協(xié)助。近臨界或次臨界技術(shù)是除了考量新封裝方式、采用新型態(tài)存儲器或客制芯片外，業(yè)界尋求解決秏電問題的方法之一。不過，這些方法大多仍在研發(fā)階段，實際幫助有限。

　　安謀(ARM)指出，在65~130納米制程中，僅需考慮大約10項關(guān)于制程、電壓和溫度(Process, Voltage and Temperature；PVT)的制程臨界參數(shù)(Corner)。但到了16或14納米，PVT參數(shù)增至50項以上，大幅提升設(shè)計難度。再加上高達上百項的電源管控項目，傳統(tǒng)驗證工具及方法均不足以因應(yīng)。

　　明導(dǎo)國際(Mentor Graphics)高層指出，面對復(fù)雜的電源問題，需要新的工具協(xié)助工程師在設(shè)計系統(tǒng)單芯片(SoC)時即將電源納入考量。好消息是，這些工具正在逐步改進，變得更有彈性。

　　電源問題已經(jīng)快速成為芯片設(shè)計時最棘手的問題之一。隨著制程不斷精進及更多元件的采用，電源問題只會變得更多、更繁雜且更需秏時解決。若無法適當(dāng)因應(yīng)，不僅開發(fā)時程將拉長，驗證無法落實，甚至產(chǎn)品可靠性都將受質(zhì)疑，影響巨大。