摘  要： 為滿足近鉆頭電阻率系統(tǒng)測量的需要，設計了一種32位高精度信號采集系統(tǒng)。該系統(tǒng)以內(nèi)置DSP運算單元的高性能、低功耗的信號處理芯片和FPGA為控制器，進行信號的采集控制。實現(xiàn)了近鉆頭電阻率測量信號的采集數(shù)據(jù)轉(zhuǎn)換功能。該系統(tǒng)采用的32位高精度信號采集芯片保證了信號采集的質(zhì)量，并可穩(wěn)定地工作在井下高溫環(huán)境中。

　　關(guān)鍵詞： 32位高精度信號采集；FPGA；高溫環(huán)境；電阻率測量

　　對地層有源激勵模擬信號采集是對發(fā)射到不同地層中的電信號狀態(tài)進行采集量化和保存的過程。它是隨鉆近鉆頭電阻率[1]測量系統(tǒng)中不可缺少的重要設備。信號采集系統(tǒng)各個單元必須能夠保證穩(wěn)定可靠地工作在井下高溫環(huán)境，并能夠準確地采集信號。

　　1 32位模數(shù)轉(zhuǎn)換芯片簡介

　　整個數(shù)據(jù)采集系統(tǒng)性能的關(guān)鍵是ADC芯片的選擇。經(jīng)過比較分析并基于高精度、大動態(tài)范圍和低噪聲的考慮，本系統(tǒng)選用TI公司的ADS1282作為核心ADC器件[2]。ADS1282的主要特征有：具有高分辨率，并且在高精度模式，數(shù)據(jù)輸出率達到250 S/s時具有130 dB信噪比（SNR），甚至在低功耗模式，數(shù)據(jù)輸出率相同時信噪比（SNR）也可達127 dB；高精度特性，總諧波失真（THD）為-122 dB，積分非線性（INL）為0.5 ppm；可編程放大器（PGA）具有低噪聲：5 nV，放大倍數(shù)為1~64倍；在高精度模式下其功耗為25 mW，在低功耗模式下的功耗為17 mW，待機模式下為90 ?滋W，而掉電模式下僅為10 ?滋W，這能幫助系統(tǒng)在井下以電池為能源的情況下發(fā)揮更高效能。ADS1282有多種片內(nèi)數(shù)字濾波器，可選擇Sinc+FIR+IIR濾波的不同組合方式，其中FIR濾波方式可通過編程設置為線性或最小相位響應。

　　ADS1282的內(nèi)部由多路選擇器（MUX）、4階△-Σ調(diào)制器、可編程增益放大器（PGA）、增益和失調(diào)校準模塊、超量程檢測電路、控制器、可編程數(shù)字濾波器及SPI串行總線接口等組成[3]。

　　2 高精度數(shù)據(jù)采集電路設計

　　本系統(tǒng)數(shù)據(jù)采集模塊的設計結(jié)構(gòu)框圖如圖1所示。由于需要采集的是傳感器輸出的電流信號，而ADS1282要求輸入是全差分電壓信號，所以輸入的電流信號需要轉(zhuǎn)換為一個與電流成正比的電壓信號[4]。這可由一個高精度低溫漂的采樣電阻和跟隨器來實現(xiàn)該功能。所得到的電壓信號輸入給一個二階模擬低通濾波器，該低通濾波器由一個全差分輸出運算放大器構(gòu)成，在此起到濾去高頻噪聲的功能。其輸出經(jīng)過鉗位保護后，直接輸入到高精度的模數(shù)轉(zhuǎn)換器的差分輸入端。鉗位保護由鉗位二極管構(gòu)成，用于保護ADSl282的輸入信號瞬時超載。當輸入信號電平超出二極管的額定值時，該鉗位二極管可對輸入進行鉗位，實現(xiàn)電平保護的功能。電壓基準源芯片和運放跟隨器組成的ADS1282的基準源，這樣的組合可提高電壓基準源芯片攜帶負載的能力。井下電源模塊將電源的電壓變換成各個芯片單元所需要的電壓。模數(shù)轉(zhuǎn)換器的數(shù)字通信接口直接接至FPGA，由FPGA構(gòu)建的SPI總線來讀取轉(zhuǎn)換得到的數(shù)據(jù)[5]。

　　2.1 ADS1282信號采集單元電路

　　ADS1282為該采集系統(tǒng)的核心，其單元電路如圖2所示，ADSl282的信號輸入端為差分輸入，可以有效地抑制共模噪音。為保護A/D輸入端，需要在輸入端放置鉗位二極管D1、D2、D3和D4，這樣如果輸入電壓超過從AVDD到AVSS的范圍時就會被鉗位在這個范圍內(nèi)。VREFP和VREFN分別連接到參考電壓和AVSS。ADS1282使用ADR445B來提供基準電壓。該芯片具有極低的噪聲，極低的溫飄（1 ppm/℃），寬的工作溫度范圍（-40℃～+125℃）。由于參考電壓源攜帶負載的能力有限，為防止ADS1282的參考輸入端瞬時電流輸入較大，拉低參考電壓，造成參考電壓不穩(wěn)定并影響測量，需要在其后接入運放跟隨器，增強基準電壓的輸出電流并提高攜帶負載能力，以減少因負載變化而產(chǎn)生的紋波噪聲。由于ADS1282的調(diào)制器直接輸出端M0、M1和MCLK不能懸空，因此必須接入固定電平，保持其工作穩(wěn)定。ADS1282的SCLK、DOUT和DIN輸入端，與FPGA內(nèi)部編程形成的SPI數(shù)據(jù)總線模塊連接。DRDY引腳由FPGA檢測，當A/D的數(shù)據(jù)采樣轉(zhuǎn)換完成時該引腳為低電平，F(xiàn)PGA檢測到該引腳為低電平時，開始從SPI總線上讀取數(shù)據(jù)。RESET、PWDN和SYNC被FPGA內(nèi)部的控制模塊控制，完成重啟、低功耗待機和同步采集功能。

　　2.2前模擬檢測電路

　　由于反應地層電阻率的電流信號非常微弱，對其檢測精度的要求很高，因此前級處理電路結(jié)構(gòu)和器件選擇很重要。運算放大器需選用高共模抑制比、高精度、低漂移和低噪聲的器件。

　　電流檢測電路如圖3所示，近鉆頭電阻率的最前端為電流互感器，其輸出為微弱電流信號。輸入的電流信號經(jīng)過一個I/V轉(zhuǎn)換電路后得到與之成正比的電壓信號[6]。I/V轉(zhuǎn)換電路中運放的反饋采樣電阻R選擇非常重要，其性能直接影響所得的電壓信號的穩(wěn)定性和精度。

　　選用VISHAY公司生產(chǎn)的VSMP系列超精密金屬箔電阻，它具有極好的穩(wěn)定性，并且其溫漂接近于零，具有極低的噪聲和極高的阻值精度。調(diào)節(jié)電阻R的值可以改變運算放大器輸出的電壓值，而電容C用來補償相位差，調(diào)節(jié)運放帶寬增益積范圍內(nèi)的相位裕度，其也可去除干擾尖峰信號。由于電流互感器次級和初級線圈數(shù)比非常大，當有意外大電流流入初級時，為避免次級產(chǎn)生過高的電壓對電子元器件產(chǎn)生有害（或不良）的影響，采用了兩個反向并聯(lián)的二極管。

　　該跟隨緩沖運放選用AD829，該芯片同樣具有極低的噪聲（1.7 nV／Hz）、高壓擺率（230 V/?滋s）、寬通頻帶（50 MHz以上）、很高的共模抑制比（120 dB）、高開環(huán)增益、低輸出偏置電壓、極低的溫度漂移和寬的電源電壓（±15 V）等特性。工作溫度范圍為-55 ℃～+125 ℃，完全適合于井下高溫工作環(huán)境。

　　2.3 ADS1282信號調(diào)理電路

　　ADS1282的輸入是采用差分電壓輸入形式，差分輸入最明顯的優(yōu)勢在于其抗干擾能力強，并能有效抑制自身對外界的電磁干擾。當環(huán)境存在電磁噪聲干擾時，噪聲會同時被耦合到兩條信號線上，再經(jīng)兩信號差值后，電磁干擾噪聲信號幾乎被抵消。并且全差分兩根信號線上的電信號對其他電路輻射的電磁場也可以相互抵消[7]。

　　由于模數(shù)轉(zhuǎn)換器的輸入端是差分形式，而前端模擬檢測電路是單端輸出的，因此，需要一個低噪聲的單端輸入差分輸出的模擬信號調(diào)理電路來連接。單端轉(zhuǎn)差分電路主要有兩種方式，一是用多個運算放大器構(gòu)成差分輸出；二是使用全差分運放芯片。第一種方法使用多個運放，運放的性能和溫漂指標會有一定差距，不可避免地引入了更多的噪聲。而專用全差分運放芯片外圍結(jié)構(gòu)簡單，所用的分立器件很少，因此本系統(tǒng)選取單片全差分運算放大器 OPA1632，并用其構(gòu)成濾波功能和模擬信號調(diào)理電路。

　　OPA1632是一款高性能和低噪聲的全差分運算放大器。信號失真低，芯片噪聲降低至1.3 nV／Hz。使用OPA1632構(gòu)成二階巴特沃斯低通濾波器，通過選取不同的電阻電容組合可以實現(xiàn)濾波器通頻帶寬的改變，如圖4所示。二階巴特沃斯濾波器可以在通頻帶內(nèi)達到頻率響應曲線的最大平坦度，而在阻頻帶則逐漸下降為零。

　　由于全差分運算放大器構(gòu)成的對稱性，在電路設計中R1=R6，R2=R4，R3=R5，C1=C3，C2=C4，該二階巴特沃斯濾波器電路的特征頻率為：

　　3 高精度數(shù)據(jù)采集軟件設計

　　3.1 ADS1282讀寫控制

　　在ADS1282上電后，其開始自動采集，在數(shù)據(jù)采集轉(zhuǎn)換完成后DRDY引腳會產(chǎn)生低電平脈沖，需要在ADC工作前對其進行讀取器件ID操作和初始化操作，用以驗證SPI總線上工作時序是否正確并對ADC進行初始化設置。通過邏輯分析儀可以記錄SPI數(shù)據(jù)總線上的時鐘和數(shù)據(jù)信息并進行分析。

　　讀取器件ID首先發(fā)送停止自動采集命令（0X11），時序圖如圖5所示，從邏輯分析儀采集的結(jié)果可以看出ADS1282接收到該命令后就停止了自動采集（MISO自動輸出停止）。

　　讀取ID命令時序圖如圖6所示。發(fā)送讀寄存器指令+寄存器地址（0X21），發(fā)送0X00代表只讀取一個寄存器。最后ADS1282返回ID：0X20，證明SPI時序正確并與ADS1282成功進行通信。

　　初始化設置ADS1282的配置寄存器0，其主要設置配置寄存器0的第6位為MODE=1，采用高分辨率模式，DR[2：0]=010：數(shù)據(jù)輸出率為1 000 S/s，Digital Filter Select FILTR[1：0]=10：Sinc+LPF filter blocks數(shù)字濾波器選擇。然后對ADS1282配置寄存器0數(shù)據(jù)讀回判斷配置結(jié)果是否正確，讀回數(shù)據(jù)如圖7所示。

　　首先發(fā)送停止自動采集命令（0X11），然后發(fā)送讀寄存器指令+寄存器地址（0X21），發(fā)送0X00代表讀取從地址0X01開始的一個寄存器。最后ADS1282返回config0：0X052，證明初始化配置寄存器0成功。

　　3.2 FPGA控制ADSl282工作流程

　　外部器件通過串行接口（SPI）來訪問ADSl282的數(shù)據(jù)和設置寄存器。ADSl282輸出的轉(zhuǎn)換數(shù)據(jù)是32 bit寬的二進制補碼的格式，其中最高位是符號位，“0”表示正數(shù)，“1”表示負。SPI接口引腳包括SCLK、DIN及DOUT三路基本信號引腳。數(shù)據(jù)在時鐘引腳SCLK的上升沿移入數(shù)據(jù)輸入引腳DIN，在時鐘引腳SCLK的下降沿移出數(shù)據(jù)輸出引腳DOUT。DRDY引腳是輸出信號，當其為低電平時，新的轉(zhuǎn)換數(shù)據(jù)已準備好可以被外部器件讀出了。FPGA可以通過判斷該引腳電平的狀態(tài)來決定讀取數(shù)據(jù)時刻。當SPI總線時鐘引腳SCLK無效時需保持低電平。

　　FPGA芯片通過SPI通信總線和相關(guān)控制引腳對ADS1282進行初始化設置和讀寫控制，對ADS1282的操作流程如圖8所示，具體操作如下。

　?。?）對數(shù)模轉(zhuǎn)換芯片進行復位操作，即在復位引腳RESET施加低電平脈沖，芯片對內(nèi)部寄存器進行復位操作，并且是內(nèi)部寄存器的值恢復到出廠默認設置。復位脈沖結(jié)束后需要至少100 ms的延時間隔，再進行其他操作，保證芯片內(nèi)部寄存器初始化工作完畢。

　?。?）向數(shù)模轉(zhuǎn)換芯片發(fā)送停止連續(xù)讀數(shù)據(jù)命令（SDATAC、0X11），使芯片停止向外部器件發(fā)送采集轉(zhuǎn)換完成的數(shù)據(jù)，讀寫時序如圖5所示。

　?。?）向數(shù)模轉(zhuǎn)換芯片發(fā)送寫寄存器命令（WREG），然后配置需要設置的寄存器位形成相應的命令字，并通過SPI數(shù)據(jù)總線寫入配置寄存器中，完成芯片工作前工作方式的設置，保證芯片按照編程的方式工作。

　　（4）向數(shù)模轉(zhuǎn)換芯片發(fā)送讀寄存器命令（RREG），把寫入到芯片寄存器中的數(shù)據(jù)讀出來，并與寫入寄存器時的數(shù)據(jù)進行對比。不一致時則需要重新開始第一步操作。

　　（5）通過外部引腳（SYNC）同步ADC工作時序，使得兩路ADC同時開始采集數(shù)據(jù)。

　?。?）等待數(shù)據(jù)采集轉(zhuǎn)換完成，信號引腳（DRDY）的低電平脈沖到來，F(xiàn)PGA通過SPI總線讀取采集到的數(shù)據(jù)，然后把讀取的數(shù)據(jù)通過串口發(fā)送給DSPIC33FJ128MC804數(shù)字信號處理芯片，用于進一步對數(shù)據(jù)進行分析。數(shù)據(jù)發(fā)送完成后，返回判斷DRDY引腳的狀態(tài)，等待下一個采樣轉(zhuǎn)換完成的數(shù)據(jù)，如此循環(huán)工作。

　　在對該采集系統(tǒng)進行井下試驗后，由于發(fā)射到地層中的100 Hz正弦電流信號經(jīng)過地層后被接收端接收并放大，如圖9所示，該信號含有大量的噪聲，但經(jīng)過傅里葉頻譜分析可以看到該信號的基頻與發(fā)射信號頻率相同。該采集系統(tǒng)可準確采集流經(jīng)地層的電流信號。

　　本文根據(jù)實際應用中對高精度數(shù)據(jù)采集處理的要求，設計出了一個應用于井下的基于FPGA以及32位高精度ADC為核心的高精度數(shù)據(jù)采集系統(tǒng)。提出了采用TI公司的32位高精度ADC芯片ADS1282為數(shù)據(jù)轉(zhuǎn)換核心的高精度數(shù)據(jù)轉(zhuǎn)換模塊。根據(jù)設計方案對整個系統(tǒng)的各個功能電路進行詳細設計，并最終研制完成了該系統(tǒng)。

　　參考文獻

　　[1] 蘇義腦，竇修榮.隨鉆測量、隨鉆測井與錄井工具[J].石油鉆采工藝，2005，27（1）：15-17.

　　[2] 王琳，商周，王學偉．數(shù)據(jù)采集系統(tǒng)的發(fā)展與應用[J]．電測與儀表，2004，41（8）：4-8．

　　[3] 張春燕．用于數(shù)據(jù)采集的Sigma-Delta調(diào)制器的設計與實現(xiàn)[D]．上海：上海大學，2007．

　　[4] 于麗霞，王福明．微弱信號檢測技術(shù)綜述[J]．信息技術(shù)，2007（2）：115-116．

　　[5] 牛清紅，張春熹，宋凝芳．用A／D和FPGA實現(xiàn)的加速度計數(shù)據(jù)讀出系統(tǒng)[J]．中國慣性技術(shù)學報，2006，14（1）：63-64．

　　[6] 林春方，社先彬，郭立．基于I／F變換的弱電流測量儀的研制[J]．上海交通大學學報，2006，40（9）：1517-1518．

　　[7] 李素芬，李剛，孫景發(fā)．模數(shù)轉(zhuǎn)換技術(shù)及其發(fā)展[J]．電子技術(shù)應用，2002，28（4）：72-74.