根據(jù)目前業(yè)界的定義，只要是具備雙穩(wěn)態(tài)、反射式顯示特性的顯示技術(shù)均可作為電子紙顯示技術(shù)[1-2]。目前市面上有許多不同的電子紙流派，如膽固醇液晶、電子粉流體、微膠囊化技術(shù)等，其中以電泳顯示技術(shù)EPD（Electrophoretic Display）為最具代表性，市場占有率大于90%。由于不同流派的顯示原理與驅(qū)動方式差異頗大，本文將只針對微膠囊化技術(shù)中電泳式電子紙的特性與控制機制進行設計。
    電泳式電子紙顯示的原理是懸浮在微膠囊中的帶電納米粒子受到電場作用而產(chǎn)生遷移的結(jié)果[3]。通過對電泳式電子紙市場相關應用及產(chǎn)品的考察，電泳式電子紙的驅(qū)動一般采用兩種方式實現(xiàn)：(1)使用芯片廠商的專用驅(qū)動芯片[4]；(2)利用軟件編程的方式模擬電子紙的驅(qū)動時序進行電子紙顯示的實現(xiàn)。專用的芯片解決方案往往局限于特定廠家的產(chǎn)品，通用性較差；而利用軟件編程方式實現(xiàn)驅(qū)動往往會占用MCU的大量資源，導致系統(tǒng)性能下降[5]。
    主流的電泳式電子紙驅(qū)動系統(tǒng)一般包括主機接口、核心控制器、數(shù)據(jù)存儲器及電源模塊。核心控制器由主動式陣列背板、時序控制器與一組驅(qū)動芯片組成。時序控制器產(chǎn)生相應驅(qū)動芯片所需的信號，根據(jù)不同的脈沖寬度使電泳式電子紙顯示灰度圖像[3-6]。
    本文提出一種基于Flash結(jié)構(gòu)FPGA芯片的電子紙驅(qū)動芯片設計方法，在保證驅(qū)動性能的前提下，兼顧低功耗設計及面向應用的設計。測試結(jié)果表明，該方法可以靈活地適用于EPD產(chǎn)品，功耗低，整合方便。
1 總體設計方案
    本文采用Microsemi公司Proasic3系列芯片A3P250進行設計，充分利用經(jīng)工業(yè)級驗證的性能穩(wěn)定的IP軟核，可以實現(xiàn)針對不同廠商、不同分辨率的各種電泳式電子紙顯示驅(qū)動，并易于進行可重構(gòu)設計[7]。整體系統(tǒng)結(jié)構(gòu)圖如圖1所示。

    系統(tǒng)設計包括主機接口模塊、幀緩沖模塊、時序生成模塊及驅(qū)動波形生成模塊，系統(tǒng)中整合的IP軟核包括CoreSPI、CoreUART、CoreI2C、CoreGPIO、FIFO、CoreSDR，均由Microsemi公司開發(fā)工具中免費提供。
    設計中采用的電泳式電子紙為800×600具有4級灰度的產(chǎn)品，按8位數(shù)據(jù)總線考慮，1 B可以存儲4個像素的灰度值，所以圖片數(shù)據(jù)須經(jīng)主機處理為電泳式電子紙的數(shù)據(jù)格式并由主機接口模塊進行傳送。
2 核心模塊設計
2.1 主控接口模塊
    主控接口模塊利用各種通用的外設接口實現(xiàn)外接主機與FPGA部分的通信,并對接收數(shù)據(jù)進行解析以完成相應功能。數(shù)據(jù)的通用接口可根據(jù)外接主機的情況靈活配置成SPI、UART、I2C或GPIO。該模塊利用Verilog-
HDL編程，按狀態(tài)機設計實現(xiàn)。
    主控接口模塊的功能流程圖如圖2所示，接口命令包括初始化命令、系統(tǒng)級命令、圖片刷新命令及狀態(tài)查詢命令。其中初始化命令完成CoreSPI、CoreSDR及幀緩沖模塊等的初始參數(shù)設置；系統(tǒng)級命令完成電源開關、省電模式的配置；圖片刷新命令可根據(jù)命令類型實現(xiàn)電泳式電子紙的全局及局部圖片刷新；狀態(tài)查詢命令可讀取相應寄存器的狀態(tài)以查詢FPGA驅(qū)動芯片的工作狀態(tài)。

    主控接口模塊接收的數(shù)據(jù)包括命令、地址及顯示數(shù)據(jù)，其中命令分為兩種，一種不帶參數(shù)，一種帶參數(shù)，其格式如圖3所示。圖3(a)表示不帶參數(shù)的命令，長度為1 B，其中高6位表示命令編碼，低2位為0。帶參數(shù)命令又分為2 B命令和1 B命令，1 B命令或2 B命令第一個字節(jié)如圖3(b)所示。其中高6位為命令碼，低2位為參數(shù)（如果是2 B命令則為參數(shù)的高2位）。2 B命令的第二個字節(jié)為參數(shù)的低8位。顯示數(shù)據(jù)是以一個字節(jié)形式發(fā)送的，即一次發(fā)送4個像素的數(shù)據(jù)，在開始收圖片數(shù)據(jù)之前會先收到相關的命令。

2.2 幀緩沖模塊
    幀緩沖模塊通過接收主機接口模塊的命令、地址及地址增量實現(xiàn)對外接SDRAM的讀寫控制，且在進行讀寫操作時為了協(xié)調(diào)接口速度的差異專門設計了輸入與輸出的存儲緩沖器FIFO。
    本文中選用的SDRAM型號為K4S281632，配置為8 bit模式(4×4 M×8 bit)，即SDRAM的存儲空間分成4個8 MB的槽位，為簡單起見，對應4個槽位設計4個緩沖區(qū)，第一個緩沖區(qū)存放上一幀圖片數(shù)據(jù)，第二個緩沖區(qū)存放更新圖片的數(shù)據(jù)，后兩個緩沖區(qū)備用。
    幀緩沖采用VerilogHDL編程，以狀態(tài)機進行設計。
2.3 時序生成模塊
    時序生成模塊的主要功能是根據(jù)電泳式電子紙的時序要求產(chǎn)生源、柵驅(qū)動時鐘CLK、CPV，源、柵驅(qū)動起始方向控制信號SHR、L/R，源、柵驅(qū)動啟動脈沖信號SPH、STV，以及鎖存使能LE、輸出使能OE、邊界控制VBORDER。采用VerilogHDL編程的方式實現(xiàn)。
2.4 驅(qū)動波形生成模塊
    用來顯示特定灰度所需的電壓變化的波形稱為驅(qū)動波形[8]，假設EPD為16灰階，那么就有相當于256(16×16)種波型組合。驅(qū)動控制芯片必須提供適當?shù)尿?qū)動波形輸出，以呈現(xiàn)較佳的顯示畫面。
    以本文采用的電泳式電子紙產(chǎn)品為例，其常溫下從原始圖片刷新至全白色圖片的波形表樣例如表1所示。
    常規(guī)的波形表設計是利用查找表的方式實現(xiàn)，即在易失性存儲器中生成特定的波形表，這需要存儲波形表的外接存儲器，不但造成成本上的增加，且降低了輸出波形的性能。本文采用硬件部署波形表的方法，利用VerilogHDL編程并在FPGA中部署硬邏輯電路實現(xiàn)波形表的輸出，滿足了性能上的要求，且降低了硬件成本。
3 仿真及實驗結(jié)果
3.1 開發(fā)及實驗環(huán)境簡介
    本文采用的開發(fā)軟件是Microsemi公司的集成式設計環(huán)境Libero IDE v9.1，硬件環(huán)境為自行開發(fā)的包含STM32F107及Proasic3系列芯片A2P250-PQ 208的實驗板。
3.2 仿真結(jié)果
    圖4(a)給出了通過UART接口發(fā)送數(shù)據(jù)至主控接口模塊的仿真結(jié)果，可以驗證外接MCU與FPGA驅(qū)動芯片的通信，且包含了SDRAM初始化、寫顯示數(shù)據(jù)至SDRAM的命令解析及通信過程的驗證。圖4(b)是時序生成模塊的仿真結(jié)果，包括控制信號產(chǎn)生的時序仿真及一張全灰圖片的刷新仿真過程。

3.3 實驗結(jié)果
    基本測試環(huán)境參數(shù)為DC 5 V供電，主時鐘為50 MHz，經(jīng)PLL處理輸出3路時鐘分別連接SDRAM(92.188 MHz)、主控接口模塊(36.864 MHz)及時序生成模塊(5.76 MHz)，電子紙的像素時鐘為1.92 MHz，則一幅800×600的BMP圖像的刷新時間為1.56 s，刷新電流為20 mA。
    圖5(a)是6英寸電子紙（800×600）以3.84 MHz像素時鐘刷新的效果，圖5(b)是4.3英寸電子紙以正常速度刷新圖片的效果。

    本文通過對電泳式電子紙顯示特性的研究，提出了基于FPGA及IP軟核整合的通用驅(qū)動芯片的整體解決方案，開發(fā)出可以適應多種主控接口及多種電泳式電子紙接口的驅(qū)動芯片，并利用VerilogHDL編程以硬邏輯部署方式實現(xiàn)了波形表的設計，仿真及實驗結(jié)果驗證了設計的正確性。該驅(qū)動芯片性能優(yōu)異，成本低，兼容性好，為下一步專用ASIC的設計及流片打下了良好基礎，進一步與人機交互設備(如觸摸屏等)進行融合，將會有廣泛的市場應用前景。
參考文獻
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